TapeoutReviewForm-国家晶片系统设计中心.doc

機密等級：內部使用 Tapeout Review Form (for Full-custom IC) Tapeout review form的用意在提醒設計者在設計、模擬、佈局、佈局驗證及tapeout時具備設計理念及了解應注意事項,希望能藉此提昇晶片設計的成功率及達到完整的學習效果。因此,請指導教授及設計者確實檢查該晶片設計過程是否已注意本表格之要求,並在填寫確定後簽名,若審查時發現設計內容與Tapeout Review Form之填寫不符,很可能遭取消該晶片下線製作資格。可參考本表後所附範例確實填寫。 專題名稱： Top Cell名稱： 製程名稱： 電路概述 工作電壓： 工作頻率： 功率消耗： 是否使用CIC提供之ARM CPU IP？ 使用CPU之種類為何？(ARM7TDMI or ARM926EJ) 此電路架構於貴實驗室是否第一次設計? 是(接2-1) 否(接1-5-1) 1-5-1. 此電路之前量測work或performance不好的原因為何? 1-5-2. 對之前的錯誤作何種修改? 電路模擬考量 . 已用SS,SF,TT,FS,FF中哪些不同狀態之spice model模擬? . 已模擬過電壓變動+/-10%中哪些情況對電路工作之影響? . 如何考量溫度變異之影響? . 如何考量電阻、電容製程變異之影響? . 模擬時是否加入IO PAD、Bonding wire的效應及考量測試儀器之負載等影響? . 是否作LPE及Post Layout Simulation? 使用的軟體為 Power Line佈局考量 3-1. Power Line畫多寬? 是否考量Power Line Current Density? 是否考量Metal Line之寄生電阻、電容? DRC、LVS 是否確認DRC、LVS Command File為必威体育精装版版本? 是否有作Whole Chip的DRC及LVS? 是否考量Density Rule? 填補方式為手動Dummy Cell填補或Dummy Generation填補 除了PAD上DRC的錯誤之外，內部電路及與PAD連接的線路是否有錯? 錯誤原因為何? 在作LVS的過程中，PIN腳及元件是否match? 不match的原因為何? 檢查PAD與PAD間是否有移位、短路或斷路的現象? 檢查PAD是否面積過小，是否有開窗，量測上考慮? ESD I/O PAD考量 採用Create Instance方式加入I/O Pad，未用Copy或Flatten破壞Instance的結構 由IC Core部份拉線到Pad只拉到最邊緣部分，未過於覆蓋Pad 是否有使用TSMC I