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* 编译前进行一些设置，右击工程名选择“System Library Properties”，在对话框中选择“Small C library”，否则应用程序文件太大，“ram_0”空间不够。然后，选择“Project | Build all”进行编译。 运行ModelSim 进行仿真。选择“Run | Run…”，选择“NiosII ModelSim”单击左下角“New”。工程为“hello_led_0”。 * 单击“Run” ModelSim 运行 在Transcript 窗口中输入命令“s”回车，该命令是把所有设计文件加载到工程中 * * 再执行“c”回车，对工程进行重编译。然后，执行“w”回车命令，建立波形文件。把“Wave”窗口中所有信号全部删除，然后在“Objects”窗口中选择仿真信号“clk”、“reset_n”和“out_from_the_pio_led”右击添加到“wave”窗口中。 * * 谢谢大家!!! * * * 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 ` include “./compare.v” //包含模块文件。在有的仿真调试环境中并 不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称 module comparetest; reg a,b; wire equal; initial //initial 常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule * Verilog HDL简介 Verilog HDL基本结构 module 模块名 （I/O端口列表）； input 输入端口列表； output 输出端口列表； //wire,reg 信号类型声明； //使用assign语句定义逻辑功能 assign 结果信号名=表达式；//使用always块描述逻辑功能 always @（敏感信号表达式） begin //过程赋值 //if语句 //case语句 //for循环语句 end endmodule * Verilog HDL简介 数据类型（部分）、常量及变量 wire 连线型 reg 寄存器型 在程序运行过程中，其值不变的量称为常量。用parameter来定义。如： parameter sel=8,code=8’ha3,bit=4’b0110; 二进制数（b） 十进制数（d） 十六进制数（h） 八进制数（o） 在程序运行过程中，其值可改变的量称为变量。如： wire out,in; //定义out,in 为wire型变量 reg [3:0]a,b; //定义a,b 分别为四位的reg型变量 * Verilog HDL中总共有十九种数据类型,数据类型是用来表示数字电路硬件中的数据储存和传送元素的。它们是： reg型、wire型、integer型、parameter型、large型、medium型、scalared型、time型、small型、tri型、trio型、tri1型、triand型、trior型、trireg型、vectored型、wand型、wor型。 这些数据类型除time型外都与基本逻辑单元建库有关，与系统设计没有很大的关系。在一般电路设计自动化的环境下，仿真用的基本部件库由半导体厂家和EDA工具厂家共同提供的。 wire型变量通常是用来表示单个门驱动或连续赋值语句驱动的网络型数据，tri型变量则用来表示多驱动器驱动的网络型数据。 寄存器是数据储存单元的抽象。reg型是寄存器数据类型。通过赋值语句可以改变寄存器储存的值，其作用与改变触发器储存的值相当。 详细内容参考Verilog经典教程.pdf 文档第三章。 * 运算符 算数运算符：+ （加） - 减） 逻辑运算符：（逻辑与