vhdl的电子秒表设计.docx

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2018-01-09 发布于河南
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`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 23:23:56 11/10/2013 // Design Name: // Module Name: miaobiao // Project Name: // Target Devices: // Tool versions: // Description: //// Dependencies: //// Revision: // Revision 0.01 - File Created// Additional Comments: ////////////////////////////////////////////////////////////////////////////////////module miaobiao(CLK_50M,SP,CLR,CLK_1K,EN,LED,OUTBCD, SEG ); input CLK_50M; input SP; input CLR; output CLK_1K; output EN; output [6:0] LED; output [3:0] OUTBCD; output [7:0] SEG; wire CLK_1K; wire EN; wire[6:0] LED; wire[3:0] OUTBCD; wire[7:0] SEG; wire[3:0]MS10; wire[3:0]MS100; wire[3:0]S1; wire[3:0]S10; CTRL U0(CLR,CLK_50M,SP,EN); CB50000 U1(CLK_50M,CLK_1K); COUNT U2(CLK_1K,CLR,EN,MS10,MS100,S1,S10); MULX U3(CLR,CLK_50M,EN,MS10,MS100,S1,S10,OUTBCD,SEG); BCD7 U4(OUTBCD,LED);endmodule //分频模块，将50Mhz时钟分频成1khz；module CB50000(CLK_50M,CLK_1K); input CLK_50M; output CLK_1K; reg CLK_1K; reg count; always@(posedge CLK_50M) begin if(count==49999) begin count=0;CLK_1K=~CLK_1K; end else count=count+1b1; endendmodule//控制模块module CTRL(CLR,CLK_50M,SP,EN); input CLR; input CLK_50M; input SP; output EN; reg EN; parameter S0=1b0; parameter S1=1b1; reg CURRENT_STATE; reg NEXT_STATE; always@(SP or CURRENT_STATE) begin case(CURRENT_STATE) S0: beginEN=1b1;if(SP==1b1)NEXT_STATE=S1;elseNEXT_STATE=S0;end S1: beginEN=1b0;if(SP==1b1)NEXT_STATE=S1;elseNEXT_STATE=S0;end endcase end always@(CLK_50M) begin if(CLR==1b1) CURRENT_STATE=S0; else if(CLK_50M==1b1) CURRENT_STATE=NEXT_STATE; endendmodule //十进制计数器模块module CDU10(CLK_1K,CLR,EN,CN,COUNT10); input CLK_1K; input CLR; input EN; output CN; reg CN; output[3:0]COUNT10; wire[3:0]COUNT10; reg[3:0]SCOUNT10; assign COUNT10=SCOUNT10; always@(posedge CLK_1K or posedge CLR or posedge EN) begin if(CLR==1b1) begin SCOUNT10=4b0000;CN=1b0; end else begin if(EN==1b1) begin if(SCOUNT10==4b1001)beginCN=1b1;SCO