VHDL数字钟报告.doc

数字钟设计报告 ????? 绪论：? 20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 1、分频模块：提供1hz的时钟信号与100hz的测试时钟信号。可通过实验板上的k2键来调节。 2、时间控制模块：控制设置时间和计时的使能信号。 3、闹钟控制模块：控制设置闹钟和计时的使能信号。 4、计时与设置时间模块和设置闹钟模块： 通过时间控制模块和闹钟控制模块传来的使能信号来转换计时、设置时间和设置闹钟。可以通过Key0键设置时间，Key1键设置闹钟。Key3键选择需要设置的位数,Key4键来调整时间。 时间和闹钟显示选择以及闹钟模块： 接收计时与设置时间模块和设置闹钟模块传来的数据选择时间或者闹钟传至显示模块。并且可以根据sw2键来改变传至显示模块的是12进制和24进制。可以整点报时和闹钟。 显示模块：将从时间和闹钟显示选择模块传来的数据显示在数码管上。并且可以在设置时间和设置闹钟时闪烁显示。 五、模块设计 1分频模块 引入50Mhz的时钟信号，根据(50M/2n)-1,实现1hz和100hz的分频 ARCHITECTURE BAHAV OF FD IS SIGNAL Q,Q1:STD_LOGIC; BEGIN PROCESS(CLK,EN,SW2) VARIABLE TEMP : INTEGER RANGEDOWNTO 0; BEGIN IF SW2=1 THEN IF EN=1 THEN IF CLKEVENT AND CLK=1THEN IF TEMPTHEN TEMP:=0;Q=NOT Q; ELSE TEMP:=TEMP+1; END IF; END IF; ELSE TEMP:=0;Q=0; END IF; END IF; END PROCESS; PROCESS(CLK,EN,SW2) VARIABLE TEMP1 : INTEGER RANGE 249999 DOWNTO 0; BEGIN IF SW2=0 THEN IF EN=1 THEN IF CLKEVENT AND CLK=1THEN IF TEMP1=249999 THEN TEMP1:=0;Q1=NOT Q1; ELSE TEMP1:=TEMP1+1; END IF; END IF; ELSE TEMP1:=0;Q1=0; END IF; END IF; END PROCESS; PROCESS(SW2) BEGIN IF SW2=1 THEN CLK_OUT=Q; ELSE CLK_OUT=Q1; END IF; END PROCESS; END ARCHITECTURE; 时间控制模块（与闹钟控制模块类似） （1）功能分析 通过TIMESET（KEY0）键来控制设置时间，按下TIMESET（KEY0），开始设置时间，再次按下表示设置结束。通过使用状态机，每按下一次SHIFT（KEY3）改变状态从状态s0-s1-s2-s3-s4-s1来改变使能信号。S0状态为计时模式，S1，S2，S3，S4状态为设置时间模式。S1状态为分钟低位可设置，S2状态为分钟高位可设置，S3状态为小时低位可设置，S4状态为小时高位可设置。 （2）信号分析 SEC_EN0，MIN_EN1，MIN_EN0，HOUR_EN1，HOUR_EN0为0时为不可改变状态（不能计时和设置），为1时为可改变状态（能计时和设置）。SEL为0时，传入计时与设置时间模块的是1hz的时钟信号，SEL为1时，进入设置模式，传入计时与设置时间模块的是ADD信号(KEY2)， ARCHITECTURE BAHAV OF SETMODE IS TYPE FSM_ST IS (S0,S1,S2,S3,S4); SIGNAL CST,NST: