第七章_常用Verilog语法之五.ppt

2006－3－22 第七章 常用Verilog语法 （五） 周晓波 北京交通大学电子信息学院 xbzhou@bjtu.edu.cn内容提要 系统函数与任务 编译预处理 系统任务与系统函数分类 输入输出控制类系统任务 模拟时间标记类系统函数 进程控制类系统任务 文件读写类系统任务 其他 系统任务和系统函数分类 显示、探测、监视类系统任务： $write $display $write $display 遇到语句执行 $display(“格式控制字符串”，输出变量名表项）； 进程控制类系统任务:$finish $stop 仿真时标类系统任务 $printtimescale $timeformat 仿真时标类系统函数 $time $stime $realtime 文件输入/输出类 $fopen $fclose ; $fdisplay $fwrite $fstrobe $fmonitor ; $readmem 系统任务和函数 $标识符 ‘$’ 符号表示 Verilog 的系统任务和函数 常用的系统任务和函数有下面几种： $time //找到当前的仿真时间 $display, $monitor //显示和监视信号值的变化 $stop //暂停仿真 $finish //结束仿真 ------------------------------------------------------- 例： initial $monitor($time,,”a=%b, b=%h”, a, b); //每当a 或b值变化时该系统任务都显示当前的仿真时刻并分别用二进制和十六进制显示信号a和 b的值 验证系统中的任务(task)及函数(function) Verilog读取当前仿真时间的系统函数 $time $stime $realtime Verilog支持文本输出的系统任务： $display $strobe $write $monitor 显示信号值 — $display $display输出参数列表中信号的当前值。 语法：$display([“ format_specifiers”,] argument_ list) $display输出时自动换行。 $display ($ time, “%b \t %h \t %d \t %o”, sig1, sig2, sig3, sig4); $display ($ time, “%b \t”, sig1, “%h \t”, sig2, “% d \t”, sig3, “%o”, sig4); $display支持二进制、八进制、十进制和十六进制。缺省基数为十进制。 $display (sig1, sig2, sig3, sig4); $displayb (sig1, sig2, sig3, sig4); $displayo (sig1, sig2, sig3, sig4); $displayh (sig1, sig2, sig3, sig4); 显示信号值 — $display example module disp; initial begin $display(“\\\t%%\n\”\123”); end endmodule 自动调节输出数据宽度 $display (“=%0h =%0h”data, addr); 显示信号值—$write和$strobe $write与$display相同，不同的是不会自动换行。 $write($time, “%b \t %h \t %d \t %o \t”, sig1, sig2, sig3, sig4); $strobe与$display相同，不同的是在仿真时间前进之前的信号值。而$display和$write立即显示信号值。也就是说$strobe显示稳定状态信号值，而$display和$write可以显示信号的中间状态值。 $strobe($time, “%b \t %h \t %d \t %o \t”, sig1, sig2, sig3, sig4); $write和$strobe都支持多种数基，缺省为十进制。 $writeb $strobeb $wri