数字系统实验指导书.doc

数字系统设计实验指导书 如下实验用QUARTUSII软件。实验板上的FPGA为10K20TC144芯片。 部分1 图形输入实验 实验1 验证与门的功能 用实验板上的钮子开关作为与门输入，发光二极管作为与门输出。 实验2 设计一个用5根导线分时传输8路开关信号的电路。要求在发送端发送开关信号，在接收端用发光二极管显示开关的闭合与断开。 解：根据题意，若要以5根导线传输8路信号，需要在发送端将并行8路信号转成串行信号输出，再在接收端将串行信号转换为并行信号。在前面所学的器件中，可以使用8选1数据选择器实现并-串转换，使用3线-8线译码器实现串-并转换，8选1数据选择器的数据选择信号与3线-8线译码器的译码输入信号相连，并周期输入数据选择信号，实现8位开关数据的5线传输。具体连线如下图所示。 提示：实验板上有数码管与钮子开关 实验3 双向移位寄存器74LS194构成时序产生器。 解：下图所示的是使用双向移位寄存器74LS194构成的时序产生器。 提示： 实验中194的数据输入开关用固定数据，例如1100，1010，其他开关使用实验板上的钮子开关。 实验4．同步十进制减法计数器 用JK触发器实现如下计数器。实验电路如下： 提示：用发光二极管显示计数器输出。 实验5 试用同步十进制计数器74LS160构成六进制计数器。 解：由于74LS160具有同步预置数功能，所以可以采用预置数法实现。 实验电路如下： 实验6 设计100进制以内预置数减法计数器。 该计数器输入信号为计数/置数控制信号，预置数数据信号D7～D0和秒时钟CP，输出信号是减计数到零的信号td，要求具有BCD-7段译码与数码管显示，采用74LS系列集成电路实现。实验电路如下。 提示：用实验板上的数码管。 部分2 Verilog HDL 实验 实验1试用Verilog HDL中的always块描述3线-8线译码器74138。 module z905 (sel, oo,g1,g1a,g1b); //sel是译码输入，OO是译码输出，g1,g1a,g1b是控制信号 input [2:0] sel; input g1,g1a,g1b; output [7:0] oo; reg [7:0] oo,res; always @(sel or res) begin case (sel) 3b000 : res = 8 3b001 : res = 8 3b010 : res = 8 3b011 : res = 8 3b100 : res = 8 3b101 : res = 8 3b110 : res = 8 3b111 : res = 8 default : res = 8 endcase end always @(res or g1 or g1a or g1b ) begin if(g1 !g1a !g1b) oo=res; else oo= 8 end endmodule 实验2 试用Verilog HDL描述一个4位二进制数-7段共阴数码管显示译码电路，要求数码管按照十六进制显示0～9、A、B、C、D、E和F。 module z908(ag,bcd); //ag是译码器输出，bcd是译码器输出 output[6:0] ag; input[3:0] bcd; //输入BCD码 reg [6:0] ag; always @(bcd) begin case(bcd) 4d0: ag=7b0000001; //显示数字0 高位为a段，低位g段,低电平有效 4d1: ag=7b1001111; //显示数字1 4d2: ag=7b0010010; //显示数字2 4d3: ag=7b0000110; //显示数字3 4d4: ag=7b1001100; //显示数字4 4d5: ag=7b0100100; 4d6: ag=7b0100000; 4d7: ag=7b0001111; 4d8: ag=7b0000000; 4d9: ag=7b0000100; //显示数字9 4d10: ag=7b0001000; //显示数字A