三位显示计数系统.doc

电子技术课程设计 ——三位显示计数系统 目录 设计任务与要求…………………………………………… 2 总体框图…………………………………………………… 2 选择器件…………………………………………………… 3 功能模块…………………………………………………… 8 总体设计电路图…………………………………………… 11 三位显示计数系统 一、设计任务与要求 三位显示计数是一种用数字显示的计时装置。三位显示计数由以下几部分组成：555定时器组成的多谐振荡器和分频器组成的秒脉冲发生器；十进制的秒十位计数器、六进制的秒个位计数器和十进制的分计数器；秒十位、秒个位、分的数码显示部分；连续脉冲电路等。用中小规模集成电路设计一台能显示分、秒的三位显示计数系统，具体要求如下： 1.计数系统可以计时，且可以控制。 2.要求精度到秒，开机自动清零。 3.最大计时为9分59秒。 要求完成的任务如下： 1.画出整体电路图，要求选用大规模可编程逻辑器件ISP或FPGA实现。 2.利用设计软件对可编程器件进行设计输入、设计仿真和器件编程，使器件具有所规定的逻辑功能。 3.安装调试所设计的电路，使之达到技术指标要求。 4.分析实验结果，写出设计说明书。 本次设计由郑斌和张振华合作设计，因此将总电路分为了4个板块，即：脉冲产生系统、分频系统、计数显示系统以及启停控制系统。我在本次设计中负责脉冲产生系统和计数显示系统。 总体框图 1. 三位显示计数系统组成电路的总体框图如下图所示： 图1三位显示计数系统组成总体框图 2. 设计思路及模块功能 为实现总任务，首先要提供一个标准时间，即提供一个周期为一秒的方波信号。由于最大计时为９分５９秒，因此需要三位计数电路，即秒个位、秒十位、分个位。计数之后进行译码显示。另外，还需要启停控制电路和复位开关。 （1）秒脉冲发生器 　　　　秒脉冲发生器是计数系统的核心部分，它的精度和稳定度决定了计数系统的质量，本实验可采用555定时器组成的多谐振荡器发出的脉冲经过分频获得1HZ的秒脉冲。电路图如下图所示： (2)分频器 由两片74LS161组成100进制计数器，与脉冲发生器衔接，将100Hz的脉冲分频至1Hz。 (3)计数译码显示 秒个位、秒分位、分分别为10、6和10进制计数器。秒个位、分均为十进制，即显示0～9。秒个位为六进制计数器，显示为0～5。 所有计数器的显示均采用DCD-HEX译码显示器。 (4 )启停控制 启停输入控制的作用在于控制整个电路何时开始工作、何时停止工作，启动控制应该放在振荡器与分频器之间。由于计时电路是供比赛用的，所以在裁判喊预备时按下按钮，一旦枪响，瞬间放开按钮开始计时，也就是说组成的控制电路应该是下降沿触发有效。 (5)手动清零 三、选择器件 实验所用器件如下： 序号 器件 功能 器件数 1 74LS160 可预置BCD异步清零十进制加法计数器 3片 2 74LS00 与非门 1片 3 555 用于构成多谐振荡器 1片 各器件的逻辑框图、逻辑符号、逻辑功能表、内部原理图及逻辑功能分别如下： 1.74LS00 74系列与非门的电线电缆与三极管组成的TTL反相器的典型电路的区别在于输入端改成了夺发射极三极管。 多发射极三极管的基区和集电区是共用的，而在P区的基区上制作了两个（或多个）高掺杂的N型区，形成了两个互相独立的发射极。我们可以把多发射极三极管看作两个发射极独立而基极和集电极分别并联在一起的三极管多发射极三极管可实现与运算。 所用芯片74LS00，其逻辑框图如下图所示： 逻辑符号如右上图： 逻辑功能表如下图： 逻辑函数式Y=AB 逻辑功能描述如下： 其中A、B为输入端，Y为输出端。 当输入端A=0，B=0时，输出端Y为高电平，即Y=1； 当输入端A=0，B=1时，输出端Y为高电平，即Y=1； 当输入端A=1，B=0时，输出端Y为高电平，即Y=1； 当输入端A=1，B=1时，输出端Y为低电平，即Y=0； 即两个输入端A、B的输入电平只要有一个是低电平0，输出端Y就为高电平1；只有A、B两个输入端的电平同时为1时，输出端Y才为低电平0。 2.555定时器 图三为国产双极型定时器CB555内部电路结构原理图。它是由比较器C1和C2，基本RS触发器和集电极开路的放电三极管TD三部分组成。 其中VH是比较器C1的输入端，v12是比较器C2的输入端。C1和C2的参考电压VR1和VR2由VCC经三个五千欧电阻分压给出。在控制电压输入端VCO悬空时，VR1=2/3VCC,VR2=1/3VCC。如果VCO外接固定电压，则VR1=