03080403窦林雯EDA第十次试验.docVIP

实验十 存储器控制器的设计 姓名：窦林雯 学号 学习使用QuartusII软件设计一个存储器控制器，进一步加深对状态机的设计方法。 实验内容 用VHDL语言设计一个内存控制器，其设计电路框图如图10-1所示，状态转换图如图10-2所示，状态转换功能图如图10-3所示，顶层电路原理图如图10-4。要求用双进程状态机完成本设计。其仿真时序波形如图10-5所示。其具体工作过程见下面介绍。 请结合UP-SOPC1000实验系统，通过QuartusII软件对其进行仿真和硬件测试。 实验原理 (1) 当微处理器的准备就绪信号ready有效或上电复位时，存储控制器开始工作并且在下一个时钟周期到来时判断本次工作是读存储器操作还是写存储器操作： I： 当微处理器的读写信号read_write有效时，本次工作即为读操作； II: 当微处理器的读写信号read_write无效时，本次工作即为写操作； 2) 控制器的输出写使能信号we在写操作中有效，而读使能信号oe在读操作中有效。 3) 当读操作或写操作完成以后，微处理器的准备就绪信号ready标志本次处理任务完成，并使控制器回到空闲状态。 1、顶层电路框图 2、检测器状态转换图 3、检测器状态功能表 Current state Next state Condition (input) Output idle idle (!ready) oe=0,we=0 idle decision (ready) oe=0,we=0 decision read (read_write) oe=0,we=0 decision write (!read_write) oe=0,we=0 read idle (ready) oe=1,we=0 read read (!ready) oe=1,we=0 write idle (ready) oe=0,we=1 write write (!ready) oe=0,we=1 实验步骤 ⑴、VHD文件程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MEN_CTRL IS \ \定义端口 PORT( ready,clk,read_write:IN STD_LOGIC; we,oe:OUT STD_LOGIC); END MEN_CTRL; ARCHITECTURE behav OF MEN_CTRL IS \\结构体描述部分 TYPE CTRL_ST IS( idle,decision,read,write); \\利用枚举类型把所有状态列出 SIGNAL c_state,n_state:CTRL_ST; \\定义信号 BEGIN REG:PROCESS(clk) \\定义时序进程 ，表示对CLK信号敏感 BEGIN IF clkEVENT AND clk=1 THEN\\定义上跳沿触发 c_state=n_state; END IF; END PROCESS REG; COM:PROCESS(c_state,ready,read_write) \\定义组合进程 BEGIN CASE c_state IS WHEN idle= we=0;oe=0; \\利用case 把所有状态对应的输出以及对应的状态转换列出 IF ready=0 THEN n_state=idle; ELSE n_state=decision; END IF; WHEN decision= we=0;oe=0; IF read_write=1 THEN n_state=read; ELSE n_state=write; END IF; WHEN read= we=0;oe=1; IF ready=0 THEN n_state=read; ELSE n_state=idle; END IF; WHEN write=we=1;oe=0; IF ready=0 THEN n_state=write; ELSE n_state=idle; END IF; END CASE; END PROCESS COM; END behav; ⑵BDF文件 ：符号框图 实验结果及分析 存储控制器的设计实验结果 仿真波形 仿真分析： 当微处理器的准备就绪信号ready有效或上电复位时，存储控制器开始工作并且在下一个时钟周期到来时判断本次工作是读存储器操作还是写存储器操作。当微处理器的读写信号read_write有效时（高电平），本次工