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实验一 组合逻辑电路的VHDL设计 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 实验内容1：用VHDL语言设计2选1多路选择器 要求：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。选择目标器件EP1C3，建议选实验电路模式5，模式图如附录1附图6所示。用键1(PIO0，引脚号为1)控制s；a和b分别接clock0(引脚号为93)和clock2(引脚号为17)；输出信号y接扬声器speaker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock2接8Hz信号。引脚锁定后进行编译、下载和硬件测试实验，通过键1控制s，可使扬声器输出不同音调。 实验步骤： 1．在D先建立一个文件夹，命名为mux 2．打开Quartus II ，选择File里的New，并选择Device Design Files中的VHDL File选项。编辑源程序如下： ENTITY mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b; END ARCHITECTURE one; 3．选择File里的Save as命令，找到已建立的文件夹d:\mux,将文件命名为mux 4．编译：点编译键。 5．时序仿真： A．编译成功后，在file下 new 下other file建立 vector waveform file。 B．倒入源程序内的信号，a,b,s,y。 C． 各信号选择合适的信号源，时间周期。 D．编译通过后，即可看到时序波形图，如下： 6．引角锁定和下载： A．Assignments 下选Assignment editor，在 category 中选pin . B．选择引角a-pin1,b-pin17,s-pin1,y-pin129 7．编程下载： 下载前先编译 A．打开编辑窗口和配置文件，首先将实验系统和并口通信接线连接女，打开电源。Tool programmer ,在mode下选JTAG。Hardware setting add hardware byteblasterMV[LPT1],ok 。 B． 在窗口中的文件名后，program/congfgure 复选框中“V”，单击start。 实验内容2：将此二选一多路选择器看成是一个元件mux21a，利用元件例化语句描述图1.1所示双2选1多路选择器，并将此文件放在同一目录中。 要求：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。然后进行引脚锁定以及硬件下载测试。选择目标器件EP1C3，建议选实验电路模式5，模式图如附录1附图6所示。用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker（引脚号为129）；通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调。 所编写的源程序如下： library ieee; use ieee.std_logic_1164.all; entity mux21b is port (a1,a2,a3,s0,s1:in std_logic ; outy :out std_logic ); end ; architecture bhv of mux1 is component mux21a port (a,b,s: in std_logic ; y: out std_logic ); end component ; signal tmp: std_logic ; begin u1:mux21a port map (a=a2,b=a3,s=s0,y=tmp); u2:mux21a port map (a=a1,b=tmp,s=s1,y=outy); end architecture bhv; 实验步骤与内容1相同。仿真波形如下所示： 实验二 时序逻辑电路的VHDL设计 实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 实验内容1：用VHDL语言设计D边沿触发器。 要求：首先利用QuartusⅡ完成D边沿触发器的文