总线操作和时序解析.pptVIP

8088的总线操作和时序 8088基本结构 8088的总线 时序的基本概念及8088时序 一、8088基本结构 1、8088分成两大部件 （1）执行部件EU 负责指令的执行、和对其他部件的控制 包括通用寄存器、ALU、Flag(标志)和EU控制单元 （2）总线接口单元BIU 负责微处理器与存储器、I/O接口的信息传递 包括段寄存器、IP、总线接口控制逻 辑、指令队列等 BIU的功能和组成 1、取指令 2、传送数据 3、形成物理地址 ---------------------------------- 4个段地址（CS\DS\ES\SS） IP 指令队列 20位的地址加法器 EU 的功能和组成 1、指令译码、执行指令 2、向BIU送偏移地址信息 3、管理通用寄存器、和标志寄存器 --------------------------------------- 1、通用寄存器、标志寄存器、 2、运算器部件、指令部件 2、寄存器结构 寄存器组：数据寄存器 　指针寄存器 　变址寄存器 　段寄存器 二、8088的总线 1、8088的两种组态 当要利用8088构成一个较小的系统时，系统的地址总线可以由CPU的AD0~AD7、A8~A15、A16~A19通过地址锁存器8282构成，数据总线直接由AD0~AD7提供，也可以通过发送/接收接口芯片8286供给（增大总线的驱动能力），系统的控制总线直接由CPU的控制线供给。 若要构成的系统较大，要求有较强的驱动能力，8088要通过一个总线控制器8288来形成各种总线周期，控制信号由8288给出。这时，8088就处在最大组态。 在两种组态下，8088引脚的脚24~31有不同的名称和意义，引脚MN/MX定义8088处在什么组态。当MN/MX连接电源（+5V）时则为最小组态，若接地则为最大组态。 （1）最小组态 最小组态下引脚24~31定义如下 IO/M：区分是访问存储器还是I/O。 /WR /INTA：CPU输出的中断响应信号。 ALE DT/R：数据发送/接收信号。 /DEN：数据允许信号 HOLD，HLDA：总线请求和总线请求响应信号。 /SSO：系统状态信号 IO/M DT/R SSO 性能 1 0 0 中断响应 1 0 1 读I/O 1 1 0 写I/O 1 1 1 Halt 0 0 0 取指 0 0 1 读存储器 0 1 0 写存储器 0 1 1 无源 8284 时钟发生器 CLK READY RESET 等待状态 发生器 MN/MX IO/M /INTA /RD /WR DT/R /DEN AD0~AD7 ALE A8~A19 +5V STB /OE 8282 8286 T /OE MCS-80 外设 2716 (ROM) 2147 (RAM) 地址 数据 （2）最大组态 最大组态下引脚24~31定义如下 /S2、/S1、/S0：区分是访问存储器还是I/O。 /RQ/GT0、/RQ/GT1：总线请求/允许信号 /LOCK：CPU占用系统总线锁存信号。 QS1、QS0：指示8088内部指令队列状态。 QS1 QS0 性能 0 1 无操作 0 1 队列中操作码的第一个字节 1 0 队列空 1 1 队列中的其他字节 /S2 /S1 /S0 性能 0 0 0 中断响应 0 0 1 读I/O 0 1 0 写I/O 0 1 1 Halt 1 0 0 取指 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无源 8284 时钟发生器 CLK READY RESET 等待状态 发生器 MN/MX /S0 /S1 /S2 /LOCK AD0~AD7 A8~A19 GND STB /OE 8282 8286 T /OE MCS-80 外设 2716 (ROM) 2147 (RAM) 地址 数据 /S0 /S1 /S2 DEN DT/R ALE /MROC /INTA /AIOWC /MWTC /AMWC /IORC /IOWC 三、8088的时序 1、时序的基本概念 （1）指令周期、总线周期和T状态 指令周期（Instruction Cycle）：执行一条指令所需要的时间。 总线周期（Bus Cycle）：CPU从存储器或输入输出端口存取一个字节所需的时间。每个指令周期可划分为若干的总线周期。 每个总线周期包含4个T状态（T State），即T1、T2、T3、T4。每个T状态是8088处理动作的最小单位，即时钟周期（Clock Cycle）。 * *