第6节 时序逻辑电路设计(新).ppt

4.6 时序逻辑电路设计 例4.6.3 4位二进制加法计数器分析：0000~1111，每来一个时钟脉冲计数状态加1。思考：若带有进位输出，如何进行描述？例4.6.4 带允许端的十进制BCD计数器 该计数器由4个触发器构成，clr输入端用于清零，en端用于控制计数器工作，clk为时钟脉冲(计数脉冲)输入端，q为计数器的4位二进制计数值输出端。 例4.6.7 26进制计数器 时钟信号作为进程的敏感信号。 　　PROCESS(时钟信号名，[其他敏感信号])　　BEGIN　　 IF 时钟边沿或电平表达式 THEN　　 时序电路的执行语句；　　 END IF；　　END PROCESS；　 描述时钟脉冲的上升沿可采用如下语句：clock_signal event and clock_signal= 1 同理，描述时钟脉冲的下降沿可采用如下语句：clock_signal event and clock_signal= 0 　 (2) 用进程中的“WAIT ON”语句判断时钟。 PROCESS　BEGIN　 WAIT ON 时钟信号名　UNTIL 时钟边沿或电平表达式； 时序电路的执行语句； END PROCESS； 注意： （1）WAIT ON语句只能放在进程的最前面或者最后面。　 （2）无论“IF”语句还是“WAIT ON”语句，在对时钟边缘进行描述时，一定要注明是上升沿还是下降沿(前沿还是后沿)。  （3）当时钟信号作为进程的敏感信号时，在敏感信号列表中不能出现一个以上的时钟信号，除时钟信号以外，像复位信号等是可以和时钟信号一起出现在敏感表中的。 （4）在同一个PROCESS结构中，只允许有一个时钟边缘判别语句。例4.6.1 D触发器例4.6.2 JK触发器 2．复位方式的描述　　时序电路的初始状态常常由复位信号来设置。根据复位时机的不同，复位信号可以分为同步复位和异步复位两种。 同步复位，就是当复位信号有效且在给定的时钟边缘到来时，触发器才被复位，此时复位的状态与时钟同步，有助于信号的稳定和系统毛刺的消除。 异步复位状态与时钟状态不要求同步，一旦复位信号有效，触发器就被复位。　　 （1）同步复位　　PROCESS(时钟信号名)　　BEGIN　　 IF 时钟边沿表达式 THEN　　 IF 复位条件表达式 THEN　　 复位语句；　　 ELSE　　 时序语句；　　 END IF；　　 END IF；　　END PROCESS； 　　　　PROCESS　　BEGIN　　 WAIT ON 时钟信号名 UNTIL 时钟边沿表达式；　　 IF 复位条件表达式 THEN　　 复位语句；　　 ELSE　　 时序语句；　　 END IF；　　END PROCESS； （2）异步复位　　PROCESS(异步信号名，时钟信号名)　　BEGIN　　 IF 异步条件表达式 THEN　　 复位语句；　　 ELSIF 时钟边沿表达式 THEN　　 时序语句；　　 END IF；　　END PROCESS； 4.6.2 触发器4.6.3 寄存器　寄存器一般由多个触发器连接而成，通常有锁存寄存器和移位寄存器等。1．串行输入、串行输出移位寄存器2．循环移位寄存器3．串入并出(SIPO)移位寄存器4．并入串出(PISO)移位寄存器5．并入并出移位寄存器 4.6.4 计数器　　计数器是一个典型的时序电路，在数字电子设计中使用非常普遍。常用的计数器分同步计数器和异步计数器两种。1．同步计数器 　　所谓同步计数器，就是在时钟脉冲(计数脉冲)的控制下，构成计数器的各触发器的状态同时发生变化的计数器。（1）二进制计数器（2）十进制BCD计数器 例4.6.5 四十进制BCD计数器　　 四十进制BCD计数器的引脚框图 2．异步计数器　　异步计数器又称行波计数器，它的低位计数器的输出作为高位计数器的时钟信号，然后一级一级串行连接起来。异步计数器与同步计数器的不同之处就在于时钟脉冲的提供方式。 异步计数器采用行