SOPC课件第4章16位CISCCPU设计.ppt

EDA技术与VHDL 第6章 16位CISC CPU设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.3 CPU的时序仿真与实现 6.4 应用程序设计实例 6.4 应用程序设计实例 6.4 应用程序设计实例 6.4 应用程序设计实例 6.4 应用程序设计实例 6.4 应用程序设计实例 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 图6-34用In-System Memory Content Editor读取的数据 图6-35 数据搬运完毕后的In-System Memory Content Editor窗 图6-36 嵌入式逻辑分析仪设置情况图窗 图6-37 CPU运行时逻辑分析仪显示波形 KX康芯科技 ---------------------------------- LoadPc 转移指令公共流程 ------------------------------------------- when loadPc = progcntrRd = 1; next_state = loadPc2; when loadPc2 = progcntrRd = 1; addrRegWr = 1; next_state = loadPc3; when loadPc3 = vma = 1; rw = 0; next_state = loadPc4; when loadPc4 = vma = 1; rw = 0; if ready = 1 then instrWr = 1; next_state = execute; else next_state = loadPc4; end if; ---------------------------------- IncPc 顺序指令公共流程 ------------------------------------------- when incPc = progcntrRd=1; alusel=inc; shiftsel=shftpass; next_state=incPc2; when incPc2 = progcntrRd = 1; alusel = inc; shiftsel = shftpass; outregWr = 1; next_state = incPc3; when incPc3 = outregRd = 1; next_state = incPc4; when incPc4 = outregRd=1; progcntrWr=1;