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EDA技术与VHDL 第6章 16位CISC CPU设计 6.1 顶层系统设计 6.1 顶层系统设计 6.1 顶层系统设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 6.2 CPU基本部件设计 * * * KX康芯科技 6.1.1 16位CPU的组成结构 图6-1 16位CPU结构框图 KX康芯科技 原理图 KX康芯科技 2．指令操作码 表6-1 操作码功能表 KX康芯科技 1. CPU元件的VHDL描述 6.1.3 顶层结构的VHDL设计 【例6-1】 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; package cpu_lib is type t_shift is (shftpass, shl, shr, rotl, rotr); -- subtype t_alu is unsigned(3 downto 0); -- constant alupass : unsigned(3 downto 0) := 0000; constant andOp : unsigned(3 downto 0) := 0001; constant orOp : unsigned(3 downto 0) := 0010; constant notOp : unsigned(3 downto 0) := 0011; constant xorOp : unsigned(3 downto 0) := 0100; constant plus : unsigned(3 downto 0) := 0101; Alu.vhd Shift.vhd KX康芯科技 1. CPU元件的VHDL描述 6.1.3 顶层结构的VHDL设计 constant alusub : unsigned(3 downto 0) := 0110; constant inc : unsigned(3 downto 0) := 0111; constant dec : unsigned(3 downto 0) := 1000; constant zero : unsigned(3 downto 0) := 1001; type t_comp is (eq, neq, gt, gte, lt, lte); -- subtype t_reg is std_logic_vector(2 downto 0); -- type state is -- ( reset1, reset2, reset3, reset4, reset5, reset6, --复位周期 execute, --指令执行周期 nop, --空操作指令 load2, load3, load4, --装载指令 store2, store3,store4, --存储指令 move2, move3, move4, --传送指令 loadI2,loadI3, loadI4, loadI5, loadI6, --装载立即数指令 inc2, inc3, inc4, --加1指令 braI2, braI3, braI4, braI5, braI6, --转移指令 bgtI2, bgtI3,bgtI4, bgtI5, bgtI6, bgtI7,bgtI8, bgtI9,bgtI10, --条件大于转移指令 loadPc,loadPc2,loadPc3, loadPc4, --装载PC（转移指令公共流程） incPc, incPc2,
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