EDA长江师范学院课件技术与VHDL第2章CPLDFPGA.ppt

第2章 可编程逻辑器件的 硬件结构及其开发流程 可编程逻辑器件PLD的定义 逻辑器件：用来实现某种特定逻辑功能的电子器件，最简单的逻辑器件是与、或、非门（74LS00，74LS04等），在此基础上可实现复杂的时序和组合逻辑功能。 可编程逻辑器件（PLD－－Programmable Logic Device）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。 PLD类型 门电路符号中美对照表 PLD的逻辑表示方法及图形符号 PLD的图形符号 PLD的结构 2.PLA的内部结构及编程 用PLA实现三八译码器 例 写出PAL（GAL）阵列输出X的表达式 例：Y=A?B ? C，用PAL（GAL）阵列实现该式。 GAL结构 GAL器件（通用阵列逻辑，Generic Array Logic)与PAL器件的区别在于用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列。可以实现时序电路。 GAL器件的OLMCOutput Logic Macro Cell 每个OLMC包含或阵列中的一个或门 组成： 异或门：控制输出信号的极性 D触发器：适合设计时序电路 4个多路选择器 CPLD内部结构（Altera的MAX7000S系列） 可编程的I/O单元 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗，防止过冲和减少电源噪声 支持多种接口电压（降低功耗） 1.2～0.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V 可编程连线阵列(PIA) 在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络 CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 管脚数目： 208个 电源： 3.3V（I/O） 2.5V（内核） 速度 250MHz 内部资源 4992个逻辑单元 10万个逻辑门 49152 bit的RAM 查找表LUT与FPGA FPGA结构(Altera Cyclone series) FPGA中的嵌入式阵列（EAB） 可灵活配置的RAM块 用途 实现比较复杂的函数的查找表，如正弦、余弦等。 可实现多种存储器功能，如RAM，ROM，双口RAM，FIFO，Stack等 灵活配置方法：256×8，也可配成512×4 嵌入式阵列块EAB（Embedded Array Block） FPGA的快速互联通道 小结-PLD器件的优点 集成度高，可以替代多至几千块通用IC芯片 极大减小电路的面积，降低功耗，提高可靠性 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间 具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性 必威体育官网网址性好 PLD的发展趋势 向高集成度、高速度方向进一步发展 最高集成度已达到400万门 向低电压和低功耗方向发展，5V?3.3V?2.5V?1.8V?更低 内嵌多种功能模块 RAM，ROM，FIFO，DSP，CPU 向数、模混合可编程方向发展 CPLD与FPGA的区别 FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的必威体育官网网址。 FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个LAB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。 FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，LAB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。 FPGA与CPLD的区别 FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。 JTAG：起