EDA长江师范学院课件技术与VHDL第4章quartus.ppt

第3章Quartus II 快速操作指南 QuartusII 简介 项目（project ） Project内容： All of the design files and other related files necessary for the successful compilation, simulation, and programming of a design 一个设计为一个Project, 所有 Project的内容包含在一个项目文件中。 在设计开始时必须指定创建一个Project文件 主要输入文件类型（files type） 主要输出文件类型（files type） Quartus II主菜单 File菜单 Project菜单 Assignments菜单 Processing菜单－ Tools菜单－ 设计输入(design input) 设计输入步骤 建立项目文件 File-New Project Wizard 编写设计文件代码（或者画出原理图） File-New-Device Design Files- 将设计文件加入到项目文件中 Project-Add/Remove File in Project VHDL设计输入 原理图设计输入 VHDL设计输入 原理图设计输入 原理图设计输入：符号调入 原理图设计输入：符号调入（续前） 符号文件也可以是？ VHDL代码得到！！ 如何 将VHDL设计文件 变成 符号文件（.sym）? 将VHDL代码生成符号文件（*.sym） 一个例子 器件与引脚指配(device pin assignment) 通过对话窗指配 Assignments - Device Assignments - Pins 通过“*.qsf”文件指配 “XXX.qsf”是一个文本文件，包含了设计项目所有的配置信息，其中包括器件和引脚信息 器件指配：Assignments - Device- Device Pin Options- Unused Pins Device Pin Options- Configuration 引脚指配：Assignments - Pins- 通过“*.qsf”文件指配 # Pin Location Assignments # ========================== set_location_assignment PIN_1 -to a0\[0\] set_location_assignment PIN_2 -to a0\[4\] set_location_assignment PIN_3 -to a0\[2\] 编译和综合(compilation and synthesis) 如果 编码设计 完成 如果 器件和引脚指配 完成 那么 我们 就可以 开始完全编译了！ 请进入： Processing -Complitaion 看RTL图 如果编译通过， 那么 我们还可以看 VHDL代码的RTL图 Tools- RTL Viewer 仿真(simulation) Quartus II的simulation功能使得 FPGA代码设计 和 PCB设计 同步 或者 超前 进行. 必须选择 进行那种类型？ Function Timing 如何启动仿真： Processing-Start Simulation 仿真(simulation):步骤 建立“.VWF”文件 File-New-Other Files-Vector Waveform file 设置仿真的时间分辨率和仿真时长 Edit-End Time Edit-Grid Size 选择 仿真类型（Function Timing） 定义输入波形 启动仿真：Processing-Start Simulation 观察仿真结果（输出信号的波形） 选择 仿真类型：Project-Setting-Simulator 定义输入波形 编程与配置(program and configuration) 设置编程硬件（编程电缆选择） Tools-Programmer-Hardware Setup 设置下载模式 Tools-Programmer-Mode 调入编程文件 Tools-Programmer-Add File 启动编程 Tools-Programmer-Start