EDA技术课件修改第9章设计技巧与优化.ppt

第9章 设计技巧与优化 【学习目标】 通过本章的学习要了解和掌握组合逻辑电路设计技巧、同步逻辑电路设计技巧、 VHDL的编码风格、提高设计速度的主要方法、资源优化设计方法和QuartusⅡ软件中的优化设置技术。 9.1 组合逻辑电路设计技巧 9.1.1 组合逻辑电路的分析 其方法和步骤如下： (1)根据组合逻辑电路图，正确写出逻辑表达式； (2)合理变形逻辑表达式，正确写出真值表； (3)根据真值表总结出逻辑电路的逻辑功能； (4) 写出该逻辑电路的VHDL程序。 9.1 组合逻辑电路设计技巧 9.1.1 组合逻辑电路的分析 【例9.1】图9.1是一个简单组合逻辑电路，现根据上述分析步骤对其进行逻辑功能分析。 根据电路图可知，输入变量为A，B;输出变量为F。为了方便分析，可以设置中间变量S，P，W。 9.1 组合逻辑电路设计技巧 9.1.1 组合逻辑电路的分析 （1）写出逻辑表达式。 经过适当变形整理，得 9.1 组合逻辑电路设计技巧 9.1.1 组合逻辑电路的分析 （2）写出真值表：如表9.1所列。 表9.1 真值表 9.1 组合逻辑电路设计技巧 9.1.1 组合逻辑电路的分析 （3）分析真值表：通过对真值表的分析可知，这是一个实现同或功能的电路。 （4）写出VHDL程序： 根据真值表可以写出同或门的VHDL程序： library ieee; use ieee.std_logic_1164.all; entity eor is port(a,b:in std_logic; f:out std_logic); end; ---接下页 9.1 组合逻辑电路设计技巧 9.1.1 组合逻辑电路的分析 architecture str of eor is ---接上页 signal c:std_logic_vector(1 downto 0); signal result:std_logic; begin c=ab; process(c) begin case c is when 00=result=1; when 01=result=0; when 10=result=0; when 11=result=1; when others=null; end case; end process; f=result; end; 9.1 组合逻辑电路设计技巧 9.1.2 组合逻辑电路的设计 设计步骤如下： （1）根据逻辑功能正确写出真值表； （2）化简逻辑函数，化简的形式则应根据所选用的逻辑门来决定； （3）根据化简结果和所选定的门电路，画出逻辑电路图或VHDL程序。 9.1 组合逻辑电路设计技巧 9.1.2 组合逻辑电路的设计 【例9.2】设计一个三人表决器，其中X具有否决权。 根据逻辑电路设计步骤设计如下： （1）写出真值表：如表9.2所列。其中，X，Y，Z分别代表参加表决的三个人，F为表决结果。 9.1 组合逻辑电路设计技巧 9.1.2 组合逻辑电路的设计 表9.2 3人表决器真值表 规定：X，Y，Z为1表示赞成，为0表示反对；F为1表示通过，为0表示被否决。 9.1 组合逻辑电路设计技巧 9.1.2 组合逻辑电路的设计 （2）化简逻辑函数 选用与非逻辑来实现电路，化简逻辑函数得到 。 （3）画出逻辑电路图或编写VHDL程序： 画出逻辑电路图或编写VHDL程序，如图9.2所示。 图9.2 3人表决器逻辑电路图 9.1 组合逻辑电路设计技巧 9.1.2 组合逻辑电路的设计 3人表决器的VHDL程序 library ieee; use ieee.std_logic_1164.all; entity choice is port(x,y,z:in std_logic; f:out std_logic); end; architecture str of choice is signal a:std_logic_vector(2 downto 0); signal result:std_logic; begin