EDA技术应用教学课件作者龚江涛电子教案项目六数字时钟课件.pptVIP

一、项目描述 数字时钟是最常用的计时电路。 本项目是要在CPLD上设计一个数字时钟 要求采用24小时制，可显示时、分、秒，并且具有校时功能，可以对时和分单独调节。 一、项目描述 二、项目资讯 一般数字时钟包含计数，分计数，时计数，数码管动态扫描，数码管译码等多个模块。 能进行时、分、秒走时显示，并且有定时与闹钟功能，能在设定的时间发出闹铃声， 能非常方便地对时、分、秒，进行手动调节，以校准时间，在整点是能提供报时信号。 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 四、项目实施 微机一台（Windows XP系统、安装好Quartus Ⅱ5.0等相关软件） EDA学习开发板一块 USB电源线一条 ISP下载线一条。 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施 电路调试： 1．根据项目需要，接通电源后，观察时钟计数是否符合设计要求。按下清零键，观察清零是否正常。按下调时、调分键，观察调节是否正常。 故障分析及排除： 1. 时、分、秒显示错位。出现这种情况，只需将138的输入即sel[2..0]的顺序颠倒即可。 2．当时钟计数到0时59分59秒时，再来一个脉冲，时跟着秒一起计数，直至秒计到59再次进位。出现这种情况，可判断出分的进位信号持续了1分钟的高电平，可修改程序有关分进位部分。 五、项目评价与总结提高 五、项目评价与总结提高 本该设计采用了同步时钟的设计方法来设计，秒、分、时的计数模块均采用秒脉冲作为时钟输入。 Quartus II原理图VHDL混合设计的一般步骤为：建立编辑子模块VHDL文件、子模块编译、子模块仿真、子模块生成图元、顶层原理图设计、顶层编译仿真及编程下载等。 尚辅网 / 《EDA技术应用》项目课件 项目八 数字时钟的原理图VHDL混合设计 1. 项目任务 2. 项目目标 学生的沟通能力及团队协作精神 良好的职业道德 质量、成本、安全、环保意识 设计的规范性 职业素养 三 掌握由VHDL程序生成原理图元件的方法 掌握复杂时序逻辑电路的层次化设计方法 会使用Quartus II软件进行原理图及VHDL混合设计方法 技能 二 掌握数字时钟的原理 掌握多位共阳数码管动态扫描显示驱动及编码。 掌握层次化设计方法。 强化VHDL各语句的综合编程能力。 知识 一 目 标 类别 序号 1.系统功能分析 数字时钟由6 个共阴极的数码管组成时、分、秒的显示。时、分、秒的计数分别由24进制的时计数模块和60进制的分计数及秒计数模块完成。 在此基础上加入调时、调分功能。 2.硬件电路设计 数字时钟电路完全由CPLD内部电路实现，显示电路由外部的6位数码管来完成 秒脉冲和扫描脉冲由外部数字时钟源提供，复位及调分、调时分别由外部3个按键输入，输出分别连接到数码管的位选和段码， 3.软件设计思路 与项目7相同，采用自顶向下的设计方法，并采用混合设计方法。 秒表分解数字时钟就可以分解成秒计数、分计数、时计数、动态扫描和数码管显示译码五大功能子模块以及一个顶层模块。 子模块全部可以采用VHDL语言来设计，其中数码管显示译码模块可以直接采用项目六设计好的程序。顶层模块对功能子模块的连接，采用原理图设计来实现。 数字钟模块框图 --秒计数模块 --分计数模块 --时计数模块 --动态扫描模块 硬件平台准备 (1) 创建工程 在D:\altera\Quartus50\ example\clock下建立项目clock，选择EPM240T100C5作为目标器件 建立并编辑seccount.vhd、mincount.vhd、count24.vhd、scanselect.vhd、seg7.vhd五个文件。其中seg7.vhd在项目三的项目中已经设计成功，可以直接添加到工程中。 （2）建立编辑VHDL设计文件 (3) 各子模块单独编译、仿真 秒模块的仿真结果 分模块的仿真结果 扫描模块的仿真结果 时模块的仿真结果 (4) 建立编辑顶层原理图设计文件 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 右键