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习 题 3-14. 判断下面3个程序中是否有错误，若有则指出错误所在，并给出完整程序。 程序1： 程序2： Signal A, EN : std_logic; Architecture one of sample is Process (A, EN) variable a, b, c : integer; Variable B : std_logic; begin Begin c = a + b; if EN = 1 then B = A; end if; end; end process; 程序3： library ieee; use ieee.std_logic_1164.all; entity mux21 is port ( a, b : in std_logic; sel : in std_logic; c : out std_logic;); end sam2; architecture one of mux21 is begin if sel = 0 then c := a; else c := b; end if; end two; 3.6 数据对象 3.6.4 进程中的信号赋值与变量赋值 图3-20 例3-30中带进位循环左移仿真波形（MD=001） 3.7 IF语句概述 IF 条件句 Then 顺序语句 END IF ; 1 IF 条件句 Then 顺序语句 ELSIF 条件句 Then 顺序语句 ... ELSE 顺序语句 END IF 4 IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; 2 IF 条件句 Then IF 条件句 Then ... END IF END IF 3 【例3-31】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 【例3-32】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7); output : OUT STD_LOGIC_VECTOR(0 TO 2) ); END coder; ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (din) BEGIN IF (din(7)=0) THEN output = 000 ; ELSIF (din(6)=0) THEN output = 100 ; ELSIF (din(5)=0) THEN output = 010 ; ELSIF (din(4)=0) THEN output = 110 ; ELSIF (din(3)=0) THEN output = 001 ; ELSIF (din(2)=0) THEN output = 101 ; ELSIF (din(1)=0) THEN output = 011 ; ELSE output = 111 ;
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