半导体集成电路复习资料.docVIP

IC根据其有源器件导电沟道的不同，可分为PMOS集成电路,NMOS集成电路,CMOS集成电路。(其中又可各自分为增强型的和耗尽型的)MOS IC根据栅电极的不同分为：铝栅工艺和硅栅工艺。 CMOS IC 具有低静态功耗、宽电源电压范围、宽输出电压幅度、高速度、高密度，可和NMOS IC 一样与TTL电路兼容。CMOS电路又可分为：P阱CMOS、N阱CMOS、双阱CMOS。 P16 在集成电路的工艺中，PNP管都是在与NPN管制造工艺兼容的情况下制造的，故其β小、fT低。但由于使用了PNP管，电路的性能得到了很大的改善。PNP管主要有两大类：横向PNP管和衬底PNP管。 在集成电路中的二极管,多数是通过对集成晶体管的不同接法而形成的,不用增加工序,且可灵活的采用不同的接法得到电参数不同的二极管;也可以利用单独的一个硼扩散结形成二极管. BC短接二极管，因为没有寄生PNP效应 且存储时间最短，正向压降低；大都采用BC结二极管，因为它不需要发射结，所以面积可以做得小，正向压降也低，且击穿电压高。 SCT（肖特基钳位晶体管）工作特性： 当SCT工作于正向工作区或截至时有：VBE0，VBC0 或VBE0，VBC0；2、当SCT工作于反 向工作区或饱和区时，VBC0，此时又分为两种情况：（1）VBC小于SBD的导通压降，SBD 仍未导通（2）VBC大于SBD的导通压降，于是SBD导通，基极输入电流被分流，晶体管VBC被钳位在0.45V，阻止了NPN管道极电结进入导通状态，使之进入深度饱和，因而饱和时代超量少子存储点和大大减小，使SCT的存储时间比不带SBD的同样晶体管小一个数量级从而大大提高晶体管的速度。 所有MOS集成电路中都存在一些不希望有的寄生双极型晶体管和寄生MOS管，若这些寄生晶体管导通，就会引起不少麻烦。 在P阱CMOS电路中，以N型衬底为基区， P型重参杂区为源区或漏区，N型衬底为集电区形成一个PNP寄生三极管；P阱为基区，N+源区或漏区委发射区，N型衬底为集电区又形成另一个NPN三极管。图中RS、RW分别为衬底和阱的电阻。 当CMOS集成电路接通电源后，在一定的外界因素下，会出现负阻电流特性，与PNPN器件的闸流特性相似，这种现象称为PNPN效应或（Latch-up效应，自锁效应）。该现象会引起电路损坏：一种自锁只发生在外围与输入/输出有关的地方，另一种是自锁可能发生在芯片的任何地方（如辐射引起的自锁），在使用中遇到更多的是前一种。 产生自锁的条件：1、外界因素使两个寄生三极管的EB结处在正向偏置；2、两个寄生三极管的电流放大倍数βNPNβPNP1；3、电源所提供哦你的最大电流大于寄生可控硅导通所需的维持电流IH。 消除自锁：1、减小RS和RW，降低寄生三极管的电流放大倍数βNPN和βPNP，即，在版图设计时采用隔离环、伪收集，加多电源接触孔和地接触孔，加粗电源线和地线；2、注意扩散浓度的控制，对于横向寄生PNP管，保护环施以重参杂可降低PNP管道βPNP，对于纵向寄生NPN管，可采用倒转阱结构，即阱的纵向杂质分布于一般扩散法相干，高浓度区在阱低；3、在测试及应用中，要注意电源跳动防止电感元件的反向电动势或电网噪声窜入，引起CMOS电路瞬间击穿而触发自锁；防止寄生三极管的EB结正偏；电源要限流。 MOS1模型（适用于精度要求不很高和沟道长度较长的MOS晶体管）： IDS=WLKPVGS-VTEVDS-VDS22，其中KP为跨导KP≡μNCOX 饱和区，0VGS-VTEVDS，∴IDS=W2LKPVGS-VTE2 其中W/L为MOS管的寛长比；μN为沟道载流子的有效迁移率；COX为单位面积栅电容；VGS为栅源电压；VTE为增强型MOS晶体管的开启电压。考虑了沟道长度调制效应后饱和区沟道电流为： IDS=WKP2LVGS-VTE21+λVDS，λ≡?LLVDS，为沟道长度调制系数 MOS1模型的五个参数：1、强反型时的表面势垒告诉φB；2、本征跨导KP；3、衬底零偏置时源处的开启电压VT0；4、衬底系数γ；5、沟道长度调制系数λ。 集成电路中常用的无源元件是电阻、电容，它们的最大优点是元件间的匹配及温度跟踪较好；集成电阻和电容的缺点：1、精度低，绝对误差大；2、温度系数较大；3、可制作的范围有限，不能太大，也不能太小；4、占用芯片面积大，成本高。 基区扩散电阻器阻值粗略估算为R=RSLW，式中RS为基区扩散层的薄层电阻，L,W分别电阻器的宽度和长度。 多晶硅电阻阻止：R=RS,poly-SiLeffW= RS,poly-SiL-2LDW， LD为漏、源扩散时向电阻区横向扩散量。（方块电阻） 集成电路内联线有：铝连线、扩散区连线、多晶硅连线、铜连线、交叉