基于Verilog_HDL语言的状态机编程.doc

数字电子技术基础大作业报告 课程名称： 数字电子技术基础 设计题目： Verilog HDL 状态机编程 院 系： 控制科学与工程系 班 级： 姓 名： 学 号： 指导教师： 设计时间： 2011年12月 XXXVerilog HDL状态机编程 设计任务 利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。 图 1 设计步骤 安装Quartus II软件并破解。 根据设计要求编写程序代码。 生成仿真电路图和波形如图。 程序代码 module moore(clk,din,op); input clk,din; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11; always@(posedge clk) begin current_state=next_state; end always@(current_state or din) begin case(current_state) S0:begin op=0; if(din==0) next_state=S0; else next_state=S1; end S1:begin op=0; if(din==0) next_state=S0; else next_state=S2; end S2:begin op=0; if(din==0) next_state=S0; else next_state=S3; end S3:begin op=1; if(din==0) next_state=S0; else next_state=S3; end default:begin op=0; next_state=S0; end endcase end endmodule 仿真电路图和波形图 如下图所示。