数字系统课程设计报告-可调信号发生器的Verilog HDL设计.doc

课程设计报告 课程名称 现代数字系统设计 设计题目 可调信号发生器的Verilog HDL设计 系 别 机械与电子工程系 班 级 07电信2班 学生姓名 学 号 任课教师 完成时间 2010/7/7 南湖学院教务办 设计任务 起至日期： 2010/6/24-2010/7/7 设计题目： 可调信号发生器的Verilog HDL设计 设计要求： 设计一可调信号发生器； 能实现正弦波、三角波和矩形波三种波形输出； 实现频率可调，调节倍率为10； 利用Verilog HDL对此信号发生器进行建模； 在Modelsim SE、Quartus II进行仿真测试，给出仿真结果。 可调信号发生器的Verilog HDL设计 一、设计任务与要求 随着大规模集成电路技术和EDA技术的迅速发展，使得数字系统的硬件设计如同软件设计那样方便快捷，而Verilog HDL 是当前应用最广泛的并成为IEEE标准的一种硬件描述语言。Verilog HDL是在C语言的基础上演化而来，具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点。为此本文通过使用Verilog HDL硬件描述语言设计了一可产生正弦波、方波、三角波、锯齿波等多种波形信号发生器，而且实现频率可调，并能在在Modelsim SE、Quartus II进行仿真测试，得出出仿真结果。 二、方案设计与论证 课题要求通过使用Verilog HDL硬件描述语言设计了一可产生正弦波、方波、三角波、锯齿波等多种波形信号发生器，而且实现频率可调，并能在在Modelsim SE、Quartus II进行仿真测试，得出出仿真结果。 方案一： 采用专用的波形产生单片机芯片，在产生波形是具有十分明显的优势，但是在市场上难以买到。 方案二： 采用通用型单片机，如MCS-51系列。配合高速函数发生器MAX038集成芯片。可以实现正弦波、三角波、方波、脉冲波，达到系统设计的要求。但是单片机的可用资源比较少，数据处理速度跟不上信号数据的变化。同时需要大量的外围器件来支撑。 方案三： 采用FPGA器件，使用DDS技术。 FPGA器件是一种超低功耗的、高度集成的器件，其内部带有锁相环、寄存器等丰富的单元器件。FPGA内部集成的锁相环可以把外部时钟倍频到几百兆，并且极其准确。FPGA器件管脚数一般都是数百个，可以方便连接外设。FPGA处理的是并行的逻辑，可以同时处理不同的任务，这就成就了FPGA器件有更高的效率，这是其它器件所不能代替的。FPGA有大量的软核，如单片机、DSP软核，并且IO口仅受FPGA自身IO限制。因此只要单片机、DSP可以实现的功能FPGA器件一样可以实现，并且实现的更加完善。 DDS的频率分辨率在相位累加器的位数N足够大时，从理论上是可以获得相应的分辨率的；DDS是一个全数字结构的开环系统，无反馈环节，其速度极其快，一般在纳秒级，完全跟得上数据的变化；DDS的相位误差主要是依赖于时钟的相位特性，相位误差很小。另外DDS的相位是连续变化的，形成的信号具有良好的频谱。这三点是传统信号发生器无法实现的。 通过以上方案的比较，故选择方案三作为本课题系统设计方案 三、系统总体设计 可调信号发生器系统由顶层模块、FPGA器件、控制开关和输入输出模块等部分组成，如下图所示。在PFGA中实现的顶层文件包含地址指针和数据ROM,[1]2部分。其中，数据ROM由QuartusII软件的LPM_ROM模块构成，能达到最优设计，LPM_ROM由FPGA中的EAB或ESB实现。数据ROM中存储的正弦波形、方波、三角波和锯齿波4种信号各一个周期的波形数据（在此选择一个周期128个数据样点），地址指针读取的ROM衷不同区域的数据，可产生不同的波形，并通过使用嵌入式逻辑分析仪进行实时测试[2],根据取数据间隔的不同，即可实现调整频率的功能。 。 3.1系统模块设计 可调信号发生器系统的功能模块主要由顶层文件（verilogHDL源程序）和波形ROM两部分组成。波形数据ROM设计的主要包括设计的波形数据ROM初始化数据文件和定制ROM元件（datarom.v）。 3.1.1顶层文件设计 本系统采用Altera公司器件为核心，通过QuartusII软件编写VerilogHDL源程序，实现一个可以产生正弦波、方波、三角波和锯齿波四种信号，并且能够实现信号转换以及频率可调功能的信号发生器[3]。其中，contron控制产生波形的种类，0、1、2、3分别产生正弦波、锯齿波、方波和三角波；i控制读取数据间隔，调整频率。 FPGA是20世纪80年代中期出现的高密度可编程逻辑器件，它一般由布线资