数字逻辑电路课件课件 w4组合逻辑电路(）.ppt

74LS138的引脚图如下: . F1(A,B,C,D)=∑m(0,1,5,7,10,13,15) F2(A,B,C,D)=∑m(8,10,12,13,15) 作F1 F2的卡诺图(以A= A1 B= A0) . . . 比较双4路数据选择器的功能表和输出表达式: A1 A0 1W 2W 0 0 1D0 2D0 0 1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得: . 四位二进制超前进位加法电路 P0G0C0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 全加器 全加器 全加器 全加器 C-1 超前进位形成逻辑 P1G1C1 P2G2C2 P3G3 C-1 C3 P0G0C0 74LS283 逻辑图 ?1 ?1 ?1 ?1 C3 C-1 C0 C1 C2 A3 B3 =1 1 1 ?1 =1 =1 =1 A1 B1 ?1 A2 B2 ?1 A0 B0 ?1 S3 S2 S2 S0 Pi?Gi=Ai?Bi Pi?Gi=Pi 例： 用四位二进制并行加法器设计一个将 8421BCD码转换成余3码的代转换电路。 余3码比8421码多3 A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 余3码 FC4 C0 8421BCD码 0 0 1 1 “ 0” 解： 例： 用四位二进制并行加法器设计一个 四位二进制并行加法/减法器。 解： 利用补码，将减法变为加法 F4 F3 F2 F1 FC4 C0 A4 A3 A2 A1 B4 B3 B2 B1 S4 S3 S2 S1 ＝1 ＝1 ＝1 ＝1 被加数(被减数) 加数(减数) a4 a3 a2 a1 b4 b3 b2 b1 功能选择 M 和(差) 例： 用四位二进制并行加法器设计一个用余3 码表示的一位十进制数加法器。 解： 余3码相加时无进位，结果要减3；有进 位，结果要加3。减3(0011)可以变为加 13(1101)。 A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 和数余3码 FC4 C0 “ 1” A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 FC4 C0 被加数余3码 加数余3码 1 进位输入 I II 例： 用四位二进制并行加法器设计一位8421BCD码十进制数加法器。 解： 8421BCD码相加时有进位或出现冗余码时，结果要加6调整。 A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 和数8421BCD码 FC4 C0 “1” A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 FC4 C0 被加数8421BCD码 加数8421BCD码 进位输入 I II 4.7 数值比较器 完成两个4位二进制数的比较工作。 函数表达式 1、一位数值比较器 (A=B) A B (AB) (AB) ?1 2、4位数值比较器 4.5 多路选择器 完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。 D0 D1 D2 D3 A1 A0 Y 4选1 数据选择器 D0 D1 D2 D3 A1 A0 S Y 74153型双四选一多路选择器 1Q 2Q ?1 ?1 1 1 1 1 1 1 1S 1D0 1D1 1D2 1D3 A1 A0 2S 2D0 2D1 2D2 2D3 （a）逻辑图 （b）等效电路 （C）方框图 1Q 1D0 1D1 1D2 1D3 2Q 2D0 2D1 2D2 2D3 1Q A0 A1 1D0 1D3 2Q 1S … 2D0 2D3 2S … 双十六选一多路选择器 1Q A1 A0 1D0 1D3 2Q 1S … 2D0 2D3 2S … 1Q A1 A0 1D0 1D3 2Q 1S … 2D0 2D3 2S … 1Q A1 A0 1D0 1D3 2Q 1S … 2D0 2D3 2