北京理工大学FPGA讲义之第三部分6：VHDL语言-仿真与综合.pdf

可编程逻辑器件与VHDL设计技术 第三部分：VHDL语言（6 ） 北京理工大学雷达技术研究所 陈禾 可编程逻辑器件与VHDL设计技术 本节内容 仿真 综合 可编程逻辑器件与VHDL设计技术 仿真 行为本节内容级仿真 RTL级仿真 门级仿真 可编程逻辑器件与VHDL设计技术 仿真 VHDL语言的仿真Δ 利用VHDL语言设计硬件系统的两个重要步骤是仿真和 逻辑综合。在VHDL语言仿真中，仿真Δ（即仿真中的 Δ延时）是至关重要的。它能使那些零延时事件得到 适当的排队，以便在仿真过程中得到一致的结果。 VHDL语言所描述的仅仅是系统的行为和构造，最终表 现为门电路之间的连接关系。因此，在处理中对某些 部分先处理，对另外一些部分后处理并不要求有非常 严格的顺序关系。 但在实际仿真过程中，仿真次序不一致就会产生不同 的仿真结果 可编程逻辑器件与VHDL设计技术 可编程逻辑器件与VHDL设计技术 仿真 可编程逻辑器件与VHDL设计技术 仿真 上面分析显示了仿真次序的不一致造成的不同仿真结 果，这当然是不允许的。为了取得与硬件动作一致的 仿真结果，EDA仿真工具必须引入一个适当的仿真同步 机制，使仿真结果和处理次序先后无关。这种仿真同 步机制就是Δ延时同步机制或称仿真Δ机制。 所谓Δ延时同步机制就是对那些零延时事件，在仿真 中加一个无限小的时间量，例如在VHDL语言中时间量 的最小单位为1fs（10－15s），那么Δ延时就不能超过 这个值。也就是说即使加有限个Δ延时的时间量，也 决不会超过仿真时间的最小分辨率。仿真过程如图所 示。 可编程逻辑器件与VHDL设计技术 仿真 0 ns Δ延时 Δ延时 Δ延时 仿真 仿真 仿真 反相器 与门和 与门 与非门 可编程逻辑器件与VHDL设计技术 仿真 可编程逻辑器件与VHDL设计技术 仿真 仿真的书写格式 直接产生 TEXTIO 书写时的问题 可编程逻辑器件与VHDL设计技术 逻辑综合 所谓逻辑综合就是将较高抽象层次的描述自动地转 换成较低抽象层次描述的一种方法。 就现在的逻辑综合工具而言，所谓逻辑综合就是将 RTL级的描述转换成门级网表的过程。 设计人员只要正确地使用这些工具就可以得到系统 的门级网络表。 也就是说，设计人员并不需要详细地了解逻辑综合 的细节，只要知道逻辑综合工具的使用方法和大概 情况就行了。 可编程逻辑器件与VHDL设计技术 逻辑综合（例） S0 0 1 S1 0 1 S2 0 1 1 S3 0 1 S4 0 S5 0 1 可编程逻辑器件与VHDL设计技术 逻辑综合 逻辑综合过程 工艺库 RTL 描述 程序 逻辑