VHDL与数字系统EDA设计.doc

VHDL与数字系统EDA设计 姓名： 李 勃 学号： 班级： 代培生班 2009年6月20日  目录 实验一 1 实验二 5 实验三 8 实验四 10 实验五 14 作业 18 实验一 用IF语句设计一个四－十六译码器； 用CASE语句设计一个四－十六译码器； 用GENERATE语句构造一个串行的十六进制计数器。 实验目的： 学会使用相关EDA软件进行VHDL代码的输入、仿真，会用VHDL实现一些简单的组合逻辑和时序逻辑。 1. 用IF语句设计一个四－十六译码器 实验方案：接口信号的定义如下： port( A : in STD_LOGIC; B : in STD_LOGIC; C : in STD_LOGIC; D : in STD_LOGIC; Y : out STD_LOGIC_VECTOR(15 downto 0) ); end decoder; 关键部分代码： process(A,B,C,D) variable comb: STD_LOGIC_VECTOR(3 downto 0); begin comb:=ABCD; if comb=0000 then Y=00001; elsif comb=0001 then Y=00010; elsif comb=0010 then Y=00100; elsif comb=0011 then Y=01000; elsif comb=0100 then Y=10000; elsif comb=0101 then Y=00000; elsif comb=0110 then Y=00000; elsif comb=0111 then Y=00000; elsif comb=1000 then Y=00000; elsif comb=1001 then Y=00000; elsif comb=1010 then Y=00000; elsif comb=1011 then Y=00000; elsif comb=1100 then Y=00000; elsif comb=1101 then Y=00000; elsif comb=1110 then Y=00000; elsif comb=1111 then Y=00000; else Y=XXXXXXXXXXXXXXXX ; end if; end process; 仿真验证： 仿真软件： Active HDL 7.1 2. 用CASE语句设计一个四－十六译码器 实验方案：接口信号的定义如下： entity decoder2 is port( A : in STD_LOGIC_VECTOR(3 downto 0); Y : out STD_LOGIC_VECTOR(15 downto 0) ); end decoder2; 关键部分代码： process(A) begin case A is when 0000 = Y=00001; when 0001 = Y=00010; when 0010 = Y=00100 ; when 0011 = Y=01000; when 0100 = Y=10000 ; when0101 = Y=00000; when0110 = Y=00000; when0111 = Y=00000; when1000 = Y=00000; when1001 = Y=00000; when1010 = Y=00000; when1011 = Y=00000; when1100 = Y=00000; when1101 = Y=00000; when1110 = Y=00000; when1111 = Y=00000; when others =Y=XXXXXXXXXXXXXXXX ; end case ; end process; 仿真验证： 仿真软件： Active HDL 7.1 3. 用GENERATE语句构造一个串行的十六进制计数器 实验方案：接口信号的定义如下： entity counter is port( clk : in STD_LOGIC; clr : in STD_LOGIC; q : out STD_LOGIC_VECTOR(3 downto 0) ); end counter; 关键部分代码： architecture rtl of counter is component dff port( d : in STD_LOGIC; clr : in STD_LOGIC; c