黄鑫《数字电子技术基础》第六章 时序逻辑电路.pptVIP

第六章 时序逻辑电路 6.1 时序逻辑电路——概述 6.1 概述 一、时序逻辑电路的特点 逻辑功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路（必不可少）和组合电路 ②存储器状态和输入变量共同决定输出 二、描述方法 三、时序逻辑电路的分类 1. 按动作特点：同步时序电路、异步时序电路 同步：存储电路中所有触发器使用同一时钟,状态变化发生在同一时刻 异步：没有统一的时钟,触发器状态的变化有先有后 2. 米利（Mealy）型和穆尔（Moore）型 Mealy型： 输出和存储电路的状态以及输入有关 Moore型： 输出只和存储电路的状态有关 3. 按功能：计数器、寄存器、寄存型计数器 6.2 时序逻辑电路的分析方法 分析步骤： ①列方程：时钟方程 驱动方程 → 状态方程 输出方程 ②根据方程列状态转换表、状态转换图、时序图 ③根据状态转换表说明电路功能特点 例题 时序逻辑电路的分析方法： 6.2 时序逻辑电路的分析方法——例题 6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ②只要求其中每个触发器可置1，置0。 用CMOS边沿触发器组成的4位寄存器74HC175 二、移位寄存器 器件实例：74LS 194A 4位双向移位寄存器附加功能：左/右移控制、并行输入、保持、异步置零 扩展应用（4位 8位） 6.3.2 计数器 功能：对时钟脉冲计数、分频、定时、产生节拍脉冲和脉冲序列、数字运算等 分类： 同步式、异步式（按触发器是否同时翻转） 加法、减法、可逆计数器（按计数过程中数字增减） 二进制、二-十进制和格雷码计数器（按数字的编码方式分类） 十进制，六十进制（按计数容量分） 一、同步计数器 同步二进制计数器 ① 同步二进制加法计数器 4位同步二进制计数器74161 ② 同步二进制减法计数器 ③ 同步加减计数器（可逆计数器） a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器） 同步十六进制加/减计数器74LS191的时序图 b. 双时钟方式 器件实例： 74LS193 （采用T触发器，即T=1） 作业： 6.12 2. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 状态转换图 ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 ③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74LS190,74LS168 双时钟：74LS192 二. 异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转 ②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转 2、异步十进制加法计数器 原理： 在4位二进制异步加法计数器上修改而成， 要跳过 1010 ~ 1111这六个状态 器件实例：二－五－十进制异步计数器74LS290 三、任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。 1. N M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法 例6.3.2：将十进制的74160接成六进制计数器 例：将十进制的74160接成六进制计数器 2. N M ① M可分解时，即：M=N1×N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态 例6.3.3：试用两片同步十进制计数器接成百进制计数器。 ② M不可分解 作业： 6.10，6.11 ， 6.13 ， 6.18 ， 6,20 ， 6.21 四、移位寄存器型