计组第3章.ppt

§3.1 存储系统的组成 §3.1 存储系统的组成 §3.1 存储系统的组成 §3.1 存储系统的组成 3.4 高速存储器 3.4.1? 双端口存储器 同一个存储器具有两组相互独立的读写控制线路,提供了两个相互独立的端口，都可以对存储器中任何位置上的数据进行独立的存取操作。 3.4 高速存储器 3.4.2? 多模块交叉存储器 每个模块各自以等同的方式与CPU传送信息。 连续地址分布在相邻的模块，对连续字的成块传送可以重叠进行实现流水线并行存取。 多体交叉存储器 方案一：顺序方式 (a) 主存地址被分成高n位和低m位，高位（n）表示模块号，低位（m位）表示块内地址； (b) 在一个模块内，程序是从低位地址连续存放； (c) 对连续单元存取，一般仅对一个模块操作； (d) 特点： 多模块并行工作； 易扩充容量； 故障局部性。 多体交叉存储器 多体交叉存储器 方案二：交叉方式 (a) 主存地址被分成高n位和低m位，低位（m位）表示模块号，高位（n）表示块内地址； (b) 各模块间采用多模块交叉编址； (c) 对连续单元存取，则多个模块并行工作； (d) 特点： 多模块并行工作，速度快； 不易扩展； 故障全局性。 多体交叉存储器 3.5?Cache存储器 在相对容量较大而速度较慢的主存与高速处理器之间设置的少量但快速的存储器。 主要目的：提高存储器速度。 为追求高速，包括管理在内的全部功能由硬件实现。 3.5.1 Cache基本原理 CPU与cache之间的数据交换以字(字节)为单位 Cache与主存间的数据传送以数据块（Cache行）为单位 一个块(Block)由若干字组成 Cache结构 Cache的数据块称为行（线Line，槽Slot） 用Li表示，其中i=0,1,…,m-1，共有m=2r行 主存的数据块称为块（Block） 用Bj表示，其中j=0,1,…,n-1，共有n=2s块 行与块是等长的，包含k=2w个主存字 字是CPU每次访问存储器时可存取的最小单位 Cache由数据存储器和标签存储器组成 数据存储器：高速缓存主存数据 标签存储器：保存数据所在主存的地址信息 Cache的读操作 高速命中(Hit)：微处理器读取主存的内容已包含在Cache中，可以直接读取Cache，不用访问主存 Cache的工作原理 1、Cache以块为单位进行操作 2、当CPU发出访内操作请求后，首先由Cache控制器判断当前请求的字是否在Cache中，若在，叫命中，否则，不命中 3、 若命中： 若是“读”请求，则直接对Cache读，与主存无关 若是“写”请求： Cache单元与主存单元同时写（Write through写） 只更新Cache单元并加标记，移出时修改主存（写回Copy back） 只写入主存，并在Cache中加标记，下次从MM读出，保证正确。 4、未命中时： 若是“读”请求，则从主存读出所需字送CPU，且把含该字的一块送Cache，称“装入通过”，若Cache已满，置换算法； 若是“写”请求，直接写入主存。 Cache的命中率 命中率（Hit Rate）：高速命中的概率 Cache的访问效率e 设r=tm/tc表示主存慢于cache的倍率 【例5】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 【解】 h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3% ta=tc/e=50ns/0.833=60ns 或者，ta=h·tc+(1-h)·tm=60ns 3.5.3 替换策略 替换问题 新主存块要进入Cache，决定替换哪个原主存块 直接映射，只能替换唯一的一个Cache行 全相联和组相联，需要选择替换策略（算法） 1. 最不常用(LFU: least-frequently used) 替换使用次数最少的块 2. 最近最少使用法(LRU: least-recently used) 本指替换近期最少使用的块，实际实现的是替换最久没有被使用的块 3. 随机法(random) 随意选择被替换的块，不依赖以前的使用情况 LRU替换算法 LRU能较好地反映程序的局部性，因而其命中率较高，但实现的硬件较复杂 2路组相联：使用一个U位。某个Cache块被访问，该块U位置1；对应块U位置0。替换U位为0的块 4/8路组相联：运用堆栈型算法。最近访问的块放上面，最