数字逻辑_4位全加器课程设计.doc

目录 摘要……………………………………………………………………………………………………1 Abstract………………………………………………………………………………………………2 1设计关键……………………………………………………………………………………………3 2设计过程……………………………………………………………………………………………4 2.1设计思路……………………………………………………………………………………………5 2.2设计过程……………………………………………………………………………………………6 3设计过程……………………………………………………………………………………………7 3.1设计实现代码………………………………………………………………………………………7 3.2功能仿真……………………………………………………………………………………………8 4设计总结……………………………………………………………………………………………9 参考文献……………………………………………………………………………………………10 摘要 全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机，然而对于快速正确的加法器的设计是相当的重要的，所以在这次课程设计我选择对全加器的设计与实现。 一个器件需要进一步的更新换代，在我所学的知识领域里面，我认为应该需要两个方面，一个是设计，有一个好的设计，它就像一种需求一样，即使这种设计在实际上暂时无法得到应用，但是，在一定时期以后，它是可以实现的。另一个是工艺，对于一个好的设计，由于工艺还没有达到那个水平没法进行对好的设计的实现。所以在这次我使用我所学过的知识进行对这个四位全加器进行设计。由于涉及串联进位，会导致进位延迟，故这种设计仅适用于低速情况。 关键词：全加器 四位 延迟 低速 Abstract Fulladder implement use is quite widespread, like all sorts of CPU and some model machine, yet for rapid correct adder design is quite important, so in this course design fulladder device for my choice of design and implementation. A device need further upgrading, in my knowledge field inside, I think should need two aspects, one is the design, there is a good design, it is just like a kind of demand the same, even if the design in actually temporarily unable to find application, but, in a certain period after, it is can be realized. Another is the process, for a good design, due process have not reached the level on a good design can achieve. So in this time I use my knowledge learned about this four fulladder device to carry on the design. Because it involves a series carry and can lead to carry delay, so this design only suitable for low speed. Keywords: fulladder device four delay low speed 1设计关键 全加器是组合逻辑电路的一个重要的器件，。全加器是实现两个一位二进制数及低位来的进位数相加即将三个一位二进制数相加，求得和数及向高位进位的逻辑电路。Max+plusII是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，M+PLusII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用M+PLusII，从设