数字逻辑课程设计--数字电子钟的设计.doc

数字电子钟的设计 一、设计目的： 通过设计，能巩固、加深对基础理论知识的理解，培养学生独立分析问题解决问题的能力，为以后的学习打下基础。 二、设计要求： 1、设计一台能显示分、秒的数字电子钟，要求1小时为一计时周期。 2、用中小规模集成电路组成电子钟，并在试验箱上进行组装、调试。 3、当电路发生走时误差时，要求电路可以手动校正，能进行分的校正。 4、要求电路具有整点报时功能，报时声响为：在每个整点前鸣叫四个低音（500Hz），整时时再鸣叫一次高音（1000Hz）。 三、参考资料： 课程设计任务书 数字逻辑 实验指导书附录（集成电路引脚图） 网络资料 四、试验器材： 74LS90 * 9 74LS48 * 6 74LS08 * 2 74LS00 * 3 74LS04 * 2 74LS20 * 2 1kΩ和10kΩ电阻各一个 导线若干 蜂鸣器 实验电路箱 五、设计原理 （一）各个集成电路及其图示、接法： 74LS90 ：异步计数器 74LS48 ：七段译码器 74LS08 ：两输入与门 74LS00 ：两输入与非门 74LS04 ：非门 74LS20 ：四输入与非门 （二）各个分电路的原理： 1、数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。（高电平有效）当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。整点报时电路 一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。 根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。选蜂鸣器为电声器件 （二）译码显示电路 用74LS48实现译码器功能，采用8421BCD码。74LS90的Qa Qb Qc Qd分别接到74LS48的ABCD上，从a到g依次输出到LED显示器上。本实验中由于实验箱上已经集成了译码器和LED显示器，故该部分电路不必再接。 （三）分秒计数器的设计及连接。 分和秒计数器都是60进制的计数器 .uI
h BK k AMC其计数规律为00—01—．．．—58—59—00毕业设计9b)f@(z | \O,|LW I 74LS90作个位计数器（10进制计数器） , 将2367接地, CP2接Qa； 74LS90选74LS90作十位计数器（6进制计数器）.将67接地, 用与门实现到六清零，再将它们级联组成60进制的计数器。按步骤依次接好秒和分的电路，然后将秒十位的23一起接到分个位的CP1。 译码显示电路和分秒计时电路的电路图如下： （四）校时电路的实现： 用双D触发器实现校时电路。开关断开时，该部分电路维持秒和时的正常计时，当开关闭合时，开关的接地端表示0，每闭合一次都输出一个脉冲，从而增加一分钟，实现校时功能。当开关闭合或断开时，可能产生抖动，在开关上并联一个电容可以环节抖动现象。 电路图如下： （五）整点报时电路： 每到整点时，电路实现报时功能。报时效果仿照广播电台的整点报时效果，即四个低音一个高音。4低音（500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（1kHz）发生在59分59秒，它们的持续时间均为1秒。 由真值表可得 ???? ???? 只有当分十位的Q2M2Q0M2=11 ???? 分个位的Q3M1Q0M1=11 ???? 秒十位的Q2S2Q0S2=11 ???? 秒个位的Q0S1=1时 ???? 报时电路才能工作 电路图如下： （六）整体电路连接 参照总电路图把各个部分电路连接起来。总电路附在最后。 +vv e fLub` 七、总结分析 在四位指导老师的认真讲解和耐心指导之下，本组按照设计要求完成了本次数字逻辑课程设计，即数字电子钟。 本次课程设计的主要实验误差来源于： 1、人为操作带来的误差。 2、实验室所提供的1HZ脉冲信号源有时候不稳定，因此会出现计时快慢不一的情况。 3、由于数字信号在导线和各个集成块的内部的传递以及响音都会有时间差，所以会给实验结果造成一定的误差。 分析、结论 1.数字电子钟的主要组成部分是要实现时钟的时﹑分﹑秒计数和正确的进位级联关系和清零的功能,再把他显示出来,同时具有校时的功能. 2.这些功能的实现都依赖于对异步二-五-十进制集成计数器74LS90的正确理解和使用方法.