数电课程设计---四位二进制同步减法计数器.doc

成 绩 评 定 表 学生姓名 班级学号 1003060334 专 业 课程设计题目 四位二进制减法器 评 语 组长签字： 成绩 日期 20 年 月 日 课程设计任务书 学 院 专 业 学生姓名 班级学号 课程设计题目 四位二进制同步减法计数器（缺0001,0010,0100,0101） 实践教学要求与任务: 了解数字系统设计方法。 熟悉ISE仿真环境及VHDL下载。 熟悉Multisim仿真环境。 设计实现四位二进制同步减法计数器（缺0000,0001,0011,0100） 工作计划与进度安排: 第一周：熟悉Multisim及Xillinx及Xillinx ISE环境，练 习数字系统设计方法 第二周：（1）在ISE环境中仿真实现四位二进制同步减法计 数器（缺0000,0001,0011,0100）。 （2）在Multisim环境中仿真实现四位二进制同步减 法计数器（缺0000,0001,0011,0100），并通过虚拟 仪器验证其正确性。 指导教师： 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 一、课程设计目的 4 二、设计框图 4 三、设计过程 5 1、ISE实现过程 5 1．1建立工程 5 1．2调试程序 6 1．3波形仿真 8 1．4引脚锁定与下载 11 1．5仿真结果分析 14 2、multisim实现过程 14 2．1求驱动方程 14 2．2画逻辑电路图 17 2．3逻辑分析仪的仿真 18 2．4结果分析 18 四、总结 19 五、参考文献 19 一、课程设计目的 1了解同步减法计数器工作原理和逻辑功能。 2掌握计数器电路的分析、设计方法及应用。 3.学会正确使用JK触发器。 二、设计框图 输入计数脉冲CP 四位二进制 输出计数结果 减法计数器 由题目可知，无效状态为0000,0001,0011,0100根据二进制递减计数的规律，可看出状态图如图2.1所示。 0010 1111 1110 1101 1100 1011 1010 0101 0110 0111 1000 1001 状态图 三、设计过程 1、ISE实现过程 1．1建立工程 File——〉New ProjectProject Name：count2Project Location：工程保存的位置next——……——next直至finish。 建立工程 1．2调试程序 右击xc95108-15pc84，选New Source，再选VHDL Module后，填加文件名（File name：count2）——〉next——〉finish。 添加VHDL文件 写入如下程序后保存 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity count2 is PORT (cp , r: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END count2; ARCHITECTURE Behavioral OF count2 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN IF r=0 then count=1111; ELSIF cpEVENT AND cp=1 THEN IF count=0101 THEN count =0010; ELSIF count=0010 THEN count =1111; ELSE count = count -1; END IF; END IF; END PROCESS; q= count; END Behavioral; 双击Implement Design（或右键Run），运行程序 调试成功显示如下 1．3波形仿真 回到count2.vhd界面，右