电工电子课程设计---数字钟设计.doc

《电工电子课程设计》 题 目 数字钟设计 院 系 专 业 学生姓名 学 号 指导教师 二Ｏ一一年 6 月 10 日 1、实验目的 ⑴熟悉集成电路的引脚安排.⑵掌握各芯片的逻辑功能及使用方法. 了解面包板结构及其接线方法. 了解数字钟的组成及工作原理. 熟悉数字钟的设计与制作.数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。60 进制计数 秒计数器由秒个位计数器 JSl 和秒十位计数器 JS2 组成。 JSl 组成十进制计数，JS2 组成六进制计数。十进制计数用反馈归零法设计，用 CD4510( 四位十进制计数器)来设计。六进制计数的反馈方法是当 CP 输入第六个脉冲时， 输出状态“Q3Q2QlQ0=0110”，用与门将Q2Ql 取出，送到计数器 CR 清零端，使计数器归零，从而实现六进制计数。 如果采用 CD4516( 四位二进制计数器 ) 来设计60 进制计数器，那么必须考虑个位十进制计数的清零，请同学们自己考虑。 六十进制计数器 （2）、24 进制计数 当个位计数状态为“Q3Q2QlQ0=0100”十位计数状态为“Q3Q2QlQ0=0010” 时 , 即 24 时，通过把个位 Q2，十位Q1相与后的信号送到个位、十位清零端CR,使计数器复零，从而实现24进制计数。 二十四进制计数器 、7进制计数器。 一周为7天，可根据译码显示器状态表设计电路，根据60进制电路和24进制电路设计思路进行设计。 （4）、译码和显示电路 译码是把给定的代码进行翻译，变成相应的状态。用来驱动 LED 七段码的译码器，常用的是 CD4511(CC45l1)，它是四位线七段码（带驱动）的中规模集成电路。 CD4511 管脚图查有关资料。 （5）、校正电路 图 2-6 所示的校时电路由 CMOS 电路和四只开关 (Kl—K4) 组成，分别实现对日、时、分、秒的校准。开关选择有“正常”和“校时”两挡。校“日”、 “时”、“分”的原理比较简单，当开关打在“校时”状态，秒脉冲时进入个位计数器，实现校对功能。校“秒”时，送入2Hz（0.5s）信号，可方便快速校对。图中与非门电路可采用 CD401l 实现。 图2-6 校正电路 数字电子钟工作原理 (1) 、晶体振荡器电路 晶体振荡器是构成数字式时钟的核心,它保证了时钟的走时准确及稳定电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路,这个电路中,CMOS非门U1与晶体,电容和电阻构成晶体振荡器电路,U2实现整形功能,将振荡器输出的近似于正弦波的波形转换为较理想的方波.输出反馈电 阻R1为非门提供偏置,使电路工作于放大区域,即非门的功能近似于一个高增益的反相放大器.电容C1,C2与晶体构成一个谐振型网络,完成对振荡频率的控制功能,同时提供了一个180度相移,从而和非门构成一个正反馈网络,实现了振荡器的功能.由于晶体具有较高的频率稳定性及准确性,从而保证了输出频率的稳定和准确晶体XTAL的频率选为32768HZ.该元件专为数字钟电路而设计,其频率较低,有利于减少分频器级数从有关手册中,可查得C1,C2均为30pF.当要求频率准确度和稳定度更高时,还可接入校正电容并采取温度补偿措施由于CMOS电路的输入阻抗极高,因此反馈电阻R1可选为10MΩ.较高的反馈电阻有利于提高振荡频率的稳定性2) 、分频器电路 通常,数字钟的晶体振荡器输出频率较高,为了得到1Hz的秒信号输入,需要对振荡器的输出信号进行分频通常实现分频器的电路是计数器电路,一般采用多级2进制计数器来实现.例如,将32768Hz的振荡信号分频为1HZ的分频倍数为32768(215),即实现该分频功能的计数器相当于15极2进制计数器.常用的2进制计数器有74HC393等本实验中采用CD4060来构成分频电路.CD4060在数字集成电路中可实现的