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第四章 验证与 VCS 使用 本章将讲述的内容： 第一 验证 节 。什么是验证 。为什么需要验证 。验证的重要性 。如何进行验证 第二节 VCS 简单使用方法 2.1 什么是 VCS 2.2VCS 可以做什么 2.3 怎样进行验证 2.4VCS 的工作方式 2.5VCS 使用方法 举个简单例子 2.6VirSim 的图形方式和每个窗口的介绍 附录A. VCS 的参数 附录B. virsim 简明帮助 附录 C. simv 简明帮助 第一节 验证 当代码编写完之后，怎么确定是正确的呢，代码能不能符合设计要求，能不能完成所需 要的功能，这就是验证所要做的工作。验证在设计中有很重要的地位，从设计流程中可以看 到，几乎设计工作每前进一步，都要进行验证。 对验证的要求，大多数人认为只要编译通过之后，能实现功能就可以了，其实决不仅仅 这么简单，验证的目的应该是尽量多的找到代码中的错误，不管是编写错误还是功能错误， 找出的错误越多，验证工作就做的越好越好。 既然验证这么重要，如何进行验证呢？对于验证来说，不同等级的验证，它的方法是不 一样的。什么是验证的等级，从设计流程（下图）可以看到，验证可以大致分为单独子模块 验证、功能模块验证、系统顶级验证。 。单独子模块验证，需要做的工作是验证它的功能和逻辑是否符合设计要求 。功能模块验证，需要验证这个模块的功能可不可以满足要求，是否会有非法数据或不 该有的输出，错误的状态等。 。系统顶级验证，更关注于系统整体的行为方式，模块间的联系和通讯，总线信号，数 据流路径是否满足设计要求，数据处理或时序正确与否等。 验证需要一个支持的平台，这就是 test_bench ，在这个测试平台上，有激励信号产生器、 被测模块、响应分析和监测器，（下图） 激励与控制：输入端口设置，测试向量，测试模式设置，同步。 响应分析器和监测器：可以及时监控输出信号变化，可以判断输出信号是正确、合法、错误、 非法等等。 Stimulus Monitor Module Control Analyzer testbench 可以用 verilog 描述语言搭建，也可以用 C 语言编写，如果用 C 语言编写，还 需要相关的编译器并和与 verilog 的接口。 第二 VCS 的简单使用方法 节 2.1 什么是 VCS VCS 的全称是Verilog Compile Simulator ，是Synopsys公司的强有力的电路仿真工具，可 以进行电路的时序模拟。 2.2 VCS 的工作方式 VCS运行首先把输入的verilog源文件编译，然后生成可执行的模拟文件，也可以生成 VCD或者VCD ＋记录文件。然后运行这个可执行的文件，可以进行调试与分析；或者查看 生成的 VCD 或者 VCD ＋记录文件。还生成了一些供分析和查看的文件，以便于调试。 2.3 怎样进行仿真和验证 仿真测试一个模块的大致步骤如下： （1） 首先需要编写好模块的verilog 代码。 （2 ） 搭建 testbench ，充分了解被测模块的特性，编写测试向量，输入端口的激励， 编写响应分析和监测部分。 （3 ） 运行VCS 进行模拟，查看输出或者波形。 （4 ） 若发现错误，分析错误类型和原因，修改代码或者修正测试方法，直到符合测 试要求。 2.4 VCS 的运行方式 VCS 的运行方式有两种，一种是交互模式（interactive mode ），一种是批处理模式（batch mode ），两种方式各有优劣，具体用在不同的情况下。在测试小模块或者底层模块，情况不 太复杂的时候，而又需要很详细信息的时