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EDA课程设计整点报时电路
EDA技术课程设计
课题: 整点报时电路
系 别: 电气与电子工程系
专 业: 电子信息工程
姓 名:
学 号:
指导教师: 陈英 梁成武 赵红梅
河南城建学院
2012年月日
目 录
一、设计目的 4
二、设计要求 4
三、总体设计方案要求 4
1、设计的总体原理 4
2、设计内容 4
四、EDA设计与仿真 4
1、程序 4
2、仿真与波形图 7
五、硬件实现 10
1、硬件实现步骤 10
2、硬件实现结果 11
六、设计总结 15
七、参考文献 15
八、设计生成的电路总图 16
一、设计目的
这次课程设计主要是培养我们的实际动手能力,加深我们对EDA这门课程的理解,增强我们对EDA程序设计流程的掌握。这个课题还要求我们掌握计数器的设计,六十进制计数器和二十四进制计数器的设计方法,以及各个进制之间的连接关系。同时学习了复位功能实现的方法。
二、设计要求
1、具有时、分、秒,计数显示功能,以二十四时制循环计;
2、设置复位开关,以满足重新运行功能;
3、要求计时精度为0.01秒,最长时间为24H;
4、每当时钟运行到整点时,要求电路能推动扬声器发出与整点数目相等的音响声。例如:时钟到达10点,扬声器响10下设计方案 library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity zdbs is
port(clk,rst:in std_logic;
clk_1024:in std_logic;
spk:out std_logic;
h1,h2,s1,s2:out std_logic_vector(3 downto 0);
m1,m2:buffer std_logic_vector(3 downto 0));
end zdbs;
architecture behav of zdbs is
signal h,s:integer range 0 to 69;
signal aleart:std_logic;
begin
process(clk)
variable temp1:std_logic_vector(3 downto 0):=0001;
variable temp2:std_logic_vector(3 downto 0):=0101;
variable temp3:std_logic_vector(3 downto 0):=0101;
variable temp4:std_logic_vector(3 downto 0):=1001;
variable temp5:std_logic_vector(3 downto 0):=0101;
variable temp6:std_logic_vector(3 downto 0):=0000;
begin
if rst=1 then
temp1:=0001;
temp2:=0101;
temp3:=0101;
temp4:=1001;
temp5:=0101;
temp6:=0000;
else
if(clkevent and clk=1)then
temp6:=temp6+1;
if(temp6=10)then
temp6:=(others =0);
temp5:=temp5+1;
if (temp5=6)then
temp5:=(others =0);
temp4:=temp4+1;
if(temp4=10)then
temp4:=(others =0);
temp3:=temp3+1;
if (temp3=6)then
temp3:=(others =0);
temp2:=temp2+1;
if(temp2=10)then
temp2:=(others =0);
temp1:=temp1+1;
end if;
if((temp1=2)and(temp2=4))then
temp1:=(others =0);
temp2:=(others =0)
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