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EDA技术与Verilog HDL 课程设计报告 学院：信息科学与工程学院 专业：电子信息科学与技术 班级：09（2）班 姓名：古建华 学号：3090748208 设计一个简单的时钟电路，具有时，分，秒的数码显功 能，可以进行时间值设置（直接通过输入设置时间值）。 要求：描述电路工作原理，写出HDL程序，并进行波形仿真，同时对所得波形进行分析。 一、电路工作原理 以标准时钟信号clk为输入信号，每一个周期使second（秒）计数器值加1；当second为59时，下一个时钟信号使其清零并产生一个进位信号使minute（分）计数器值加1；当second为59时，minute为59分时，下一个时钟信号使其清零并产生一个进位信号使hours（时）计数器值加1，当second为59时，minute为59分，hours为23时时，下一个时钟信号使全部计数器清零。 en为使能控制端口，为低电平有效，开始计数；en高电平暂停计时 按一次en1，tem=1，此时按plus或minus调整分 按两次en1，tem=2，此时按plus或minus调整时 按三次en1，tem=3，执行default语句，给tem赋值，使tem=0 en为低电平时，再次以调整后的时间开始计时，流程图如下图： 具体输入输出端口以及相关功能如下： //clk为标准时钟信号 //clr为清零信号，为低电平有效 //en为使能控制端口，为低电平有效 //en1为调整时钟控制端，为低电平有效 //plus为加信号输入端，为低电平有效 //minus为减信号输入端，为低电平有效 //tem为中间变量,借以判断调时或者调分 //hours为小时输出信号，minute为分钟输出信号，second为秒输出信号 相关功能： clr低电平时钟清零即：00:00:00 en低电平开始计时（从00:00:00开始计时） en高电平暂停计时 按一次en1，tem=1，此时按plus或minus调整分 按两次en1，tem=2，此时按plus或minus调整时 按三次en1，tem=3，执行default语句，给tem赋值，使tem=0 en为低电平时，再次开始计时 二、源程序代码如下： module sz(clk,en,en1,clr,plus,minus,hours,minute,second); input clk,en,en1,clr,plus,minus; output[7:0]hours,minute,second; reg[7:0]hours,minute,second; reg[2:0] tem; always@(posedge clk or negedge en ) begin if(!clr) begin hours[7:0]=8h00;minute[7:0]=8h00;second[7:0]=8h00;tem=0;end else begin if(!en) begin if(second[3:0]==4d9) begin second[3:0]=4d0; if(second[7:4]==5) begin second[7:4]=4d0; if(minute[3:0]==4d9) begin minute[3:0]=4d0; if(minute[7:4]==5) begin minute[7:4]=4d0; if(hours[7:4]==2) begin if(hours[3:0]==4d3)