0-9999计数器设计.doc

桂林航天工业学院学生实验报告 课程名称 EDA技术 实验项目名称 0-9999计数器的设计 开课院（系）及实验室 电子信息与自动化学院 实验日期 年　　月　　日 学生姓名 甘志荣 学号 2013090110212 专业班级 自动化2班 指导教师 庞前娟 实验成绩 一、实验目的 7段数码显示译码器设计。 4、学习VHDL的多层次设计方法。 二、实验 2、用VHDL语言编程实现电路功能； 3、下载到开发板验证； 三、实验结果 1、0-9999计数器的顶层设计图如下： 2、0-9999计数器的低层设计（VHDL语言代码） 分频器模块f100的VHDL语言代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f100 is generic(n1 :integer:; port(clk:in std_logic; f1:out std_logic); end entity f100; architecture getsec of f100 is --signal secout1 : std_logic :=1; signal cnt1: integer range 0 to n1-1:=0; begin process(clk) is begin if clkevent and clk=1 then cnt1=cnt1+1; if cnt1=n1/2 then f1=0; else f1=1; end if; if cnt1=n1-1 then cnt1=0; end if; end if; end process; end architecture getsec; 计数器模块cout的VHDL语言程序代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cout is port(clk:in std_logic; cn1,cn2,cn3,cn4:out std_logic_vector(3 downto 0)); end ; architecture c10 of cout is signal temp1,temp2,temp3,temp4:std_logic_vector(3 downto 0); signal g,s,b:std_logic; begin p1:process(clk) begin if( clkevent and clk=1 )then if temp11001then temp1=temp1+1;g=0; else temp1=0000;g=1; end if; end if; end process p1; p2:process(g) begin if( gevent and g=1 )then if temp21001then temp2=temp2+1;s=0; else temp2=0000;s=1; end if; end if; end process p2; p3:process(s) begin if( sevent and s=1 )then if temp31001then temp3=temp3+1;b=0; else temp3=0000;b=1; end if; end if; end process p3; p4:process(b) begin if( bevent and b=1 )then if temp41001then temp4=temp4+1; else temp4=0000; end if; end if; end process p4; cn1=temp1;cn2=temp2;cn3=temp3;cn4=temp4; end; 显示模块display的VHDL语言的程序代码： library ieee; use ieee.std_logic_1164.all; use ieee.