第2章_580X86工作模式、基本时序.ppt

CPU引脚生成系统总线:ABUS、DBUS、CBUS联接 ROM、RAM、I/O接口形成微型计算机。 Vcc 40 AD15 39 A16/S3 38 A17/S4 37 36 35 BHE/S7 34 33 32 31 30 29 28 27 DEN(S0) 26 ALE(QS0) 25 24 23 READY 22 RESET 21 A18/S5 A19/S6 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 MN/MX RD HLDA(RQ/GT1) HOLD(RQ/GT0) WR(LOCK) M/IO(S2) TEST INTA(QS1) DT/R(S1) AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 GND NMI INTR CLK GND 8086 CPU 2．3 80X86微处理器的引脚功能 AD0 ~ AD15地址数据线 T1：为地址线，A0~A15单向输出三态 T2—T4：为数据线双向三态，D0 ~ D15 A19/S6~A16/S3地址状态线，单向三态 一、最小工作模式 电路结构： =1。 MN/MX 锁存器74LS373 : 地址锁存→AB 收发器74LS245: 双向收发驱动→DB CPU引线直接产生→CB VCC 8086 CPU 74LS 373 G D D 74LS 245 DT/R G A B RAM I/O I/O 设备 CB BHE/S7 DEN DT/R RD WR A16~A19 ALE AD0~AD15 MN/MX CLK READY RESET IO M/ 8284 RES AB DB 8284: CLK、READY、RESET 最大模式电路 ÷2 SYNC D Q CK 振荡器 ÷3 SYNC D Q CK FF1 ≥1 D Q CK FF2 ≥1 ≥1 AEN1 RES AEN2 ASYNC READY PCLK CSYNC RDY1 RDY2 X2 X1 EFI E/C RESET CLK OSC 11 10 18 17 16 15 14 13 12 1 2 3 4 5 6 7 8 9 8284A AEN1 AEN2 ASYNC RDY2 RDY1 CSYNC RES X2 X1 EFI E/C READY PCLK RESET OSC CLK VCC GND ? 8284A输出： （1）时钟信号，CPU 主时钟CLK、 PCLK（外部时钟用）及OSC。 内接晶振、外部时钟输入信号 2路I/O输入 准备好信号 （ 3）准备好信号READY PWRGOOD （2）复位信号RESET 锁存器74LS373 三态驱动、8D锁存器 G= 1 D中的数据打入锁存器 0 数据保存 = 0 锁存器中的数据输出到Q 1 输出高阻态 OE 4Q 2D 2Q 4D 3Q 3D 5D 6D 8D 7D 5Q 8Q 6Q 7Q OE G 1D 1Q 8输入端：1D～8D 8输出端：1Q～8Q 2个控制端：G、OE 373 G D D A16/S3~A19/S6 A0~A19 AD0~AD15 ALE OE 数据收发器 74LS245 三态输出控制 G A到B驱动有效 B到A驱动有效 DT/R =1 =0 A之间B为高阻态 =0 =1 三态驱动、8位双向缓冲、驱动器。 Ａ边　输入： A1～A8 出端： B1～B8 Ｂ边　输入： B1～B8 出端： A1～A8 1G 2G A2 A4 A3 A5 A6 A8 A7 A1 B2 B4 B3 B5 B6 B8 B7 B1 DT/R G 245 DT/R =1 A→B =0 B→A 数据收发方向控制 最小模式电路 245 DT/R G D0~D15 DEN DT/R AD0~AD15 A B 二、最大工作模式 电路结构： 控制总线由8288总线控制器产生。 MN/MX =0 8086 CPU 74LS373 G D D 74LS245 DT/R G A B RAM I/O I/O 设备 CB BHE/S7 S0 S1 S2 A16~A19 AD0~AD15 MN/MX CLK READY RESET 8284 RES VCC GND MWTC INTA MRDC IORC IOWC D