十进制计数器--DE2开发板(西邮).doc

电子工程学院 微电子学系 实验名称： 十进制计数器 专业名称:集成电路设计与集成系统 实验小组成员：岳龙飞 孔栓栓 朱潮勇 凤永东 张泉鑫 指导老师：刘有耀副教授 实验时间： 7月16  实 验 目 的: 一 掌握以下实验操作 1 多文件工程中更改顶层实体名 2 功能仿真 3 建立波形文件.vwf，并添加信号结点 4 对.vwf 文件的信号设置时钟波形 5 对.vwf 文件的信号设置电位波形 6 保存.vwf 文件 7 配置仿真模式 8 生成功能仿真网表文件 9 使用开关代替低频时钟 10 已执行过功能仿真的时序仿真（7.2 版） 11 逻辑分析仪SignalTap II 的使用 12 十进制计数器实验运行结果显示 13 新建逻辑分析仪SignalTap II 文件 14 选择逻辑分析仪时钟 15 选择SignalTap II 的观察结点 16 使用逻辑分析仪SignalTap II 抓取波形 二 掌握十进制计数器的verilog语言的硬件描述 实 验 环 境: WINDOWS XP windows 7 Quartus 7.2 DE2-70开发板 DE2-35开发板 实 验 内 容 及 过 程: 1．学习quartus7.2课件。 2．学习quartus7.2重要菜单命令含义。 3．模仿课件中实例动手操作一遍，掌握采用quartus7.2文本设计流程。 4. 实验步骤根据DE2-70实验指导书进行。 5.verilog源代码 module Counter ( iclk, rst_n, q, overflow ); input iclk; input rst_n; output reg[3:0]q; output overflow; always@(posedge iclk or negedge rst_n) begin if(~rst_n)q=4h0; else begin if(4h9==q)q=4h0; else q=q+4h1; end End assign overflow=4h9==q; endmodule 实 验 结 果 及 分析： 实验原理： 即计数器的状态为0001。可以算得，第2个计数脉冲来到后，其状态为0010。以下类推，但需注意：在第9个脉冲来到后，亦即计数器处于1001态时， 实验管脚配置 实验仿真结果（波形图） 讨 论 与 心 得 1、此实验重点在于对QuartusII的使用，要求通过软件设计出十进制计数器从而比较熟练地掌握该软件的使用方法，对软件的使用，需要我们多以便熟悉。 2. 通过本次实验完成了实验之前提出的实验目的，特别是QuartusII的使用，并且也得到了预期的的实验结果，成功实现了十进制计数器的功能。  爱国 求是 奋进 ____________________________________________________________________________________________ QuartusII实验操作| verilog硬件描述语言实验报告 爱国 求是 奋进 _____________________________________________________________________________________________ QuartusII实验操作| verilog硬件描述语言实验报告 第 1 页