DSP的习题答案.doc

1. DSP芯片的内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的DSP 指令，可以用来快速地实现各种数字信号处理算法特点 一个指令周期内可完成一次乘法和一次加法程序和数据空间分开，可以同时访问指令和数据。具有低开销或无开销循环及跳转的硬件支持具有在单周期内操作的多个硬件地址产生器。可以并行执行多个操作。支持流水线操作，使取指、译码和执行等操作可以重叠执行。与通用微处理器相比，DSP芯片的其他通用功能相对较弱些。 1)DSP的C语言是标准的ANSI C,它不包括同外设联系的扩展部分。但在CCS中,为了方便调试,可以将数据通过prinf命令虚拟输出到主机的屏幕上。2)DSP的C语言的编译过程为,C编译为ASM,再由ASM编译为OBJ。因此C和ASM的对应关系非常明确,非常便于人工优化。3)DSP的代码需要绝对定位;主机的C的代码有操作系统定位。4)DSP的C的效率较高,非常适合于嵌入系统。TMS320C1X、TMS320C25、TMS320C3X/4X、TMS320C5 X、TMS320C8X。目前主流系列TMS320C2000，用于数字化控制领域 TMS320C5000，用于通信、便携式应用领域 TMS320C6000，音视频技术、通信基站 4. C5000概况 为16位定点整数 DSP处理器 迄今已有三代产品，即TMS320C5x、TMS320C 54x和TMS320C55x 同代产品具有相似的CPU结构和不同的片上存储器和外围电路。存储器、外围电路与CPU集成在一个芯片上，构成了一个单片计算机系统，降低整个系统的成本、体积，提高可靠性 5.为C5000系列的必威体育精装版一代产品，与C54x的源代码兼容 与C54x相比处理速度明显提高、功耗明显降低 在结构上复杂的多，采用近似“双CPU结构” 6. DSP的硬件结构最突出的特点 Harvard结构：程序与数据存储空间分开，各有独立的地址总线和数据总线，取指和读数可以同时进行，从而提高速度。流水操作：取指 译码 寻址 取数 运算 储存。 独立的硬件乘法器：通用计算机的乘法用软件实现，用若干个机器周期。DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。独立的DMA总线和控制器：有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作。移位：每调用一次移位指令移动1-bit。溢出：通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差。数据地址发生器（DAG）：产生所需要的数据地址，节省公共ALU的时间。 7. 如图的硬件乘法器，说说其工作原理：从数据存储器（from data memory）来的数据，存在暂存中，MUX（多路器），2选1的开关，1个来自于数据存储器，1个来自于程序存储器（如程序中的系数），为改进的哈佛结构，允许在程序存储器中取数据，送到乘法器中，得到32bit的数据，存入P寄存器。另外，也可以从数据存储器中取回一个数，放到P寄存器，参与累加，P寄存器的数据还要进行移位，移位后的数据可以参与运算，也可以直接存储到数据寄存器中。 8. TI的主流DSP C2000系列C2000系列是一个控制器系列，全部为16位定点DSP。C5000系列C5000系列是一个定点低功耗系列C3X系列C3X系列虽然不是目前TI的主流产品，但作为一个32位的低价位浮点DsP，仍然被广泛使用。C6000系列C6000系列是一个32位的高性能的DSP芯片，目前处理速度从800MIPS一2400MIPS，而且还在不断提高。C55x CPU内部总线结构 内部独立总线:12组。程序地址总线（PAB）:1组,24位。程序数据总线（PB）:1组,32位。数据读地址总线（BAB、CAB、DAB）:3组,24位。数据读总线（BB、CB、DB）:3组，16位。数据写地址总线（EAB、FAB）:2组，24位。数据写总线（EB、FB）:2组,16位。 10. C55x的CPU组成 指令缓冲单元（I单元）组成: 32×16位指令缓冲队列; 指令译码器。 功能: 接收程序代码并放入指令缓冲队列;由指令译码器解释指令，再把指令流传给其它的工作单元(P,A,D)。程序流单元（P单元）组成: 程序地址发生器;程序控制逻辑功能:产生所有程序空间地址，并送到PAB总线。地址-数据流单元（A单元）组成:数据地址产生电路 (DAGEN);附加16位ALU和1组寄存器功能:产生读/写数据空间地址，并送到BAB、CAB、DAB总线。数据运算单元（D单元）组成: 1个40位的筒形移位寄存器（barrel shifter）; 2个乘加单元（MAC）;1个40位的ALU; 若干寄存器。功能: CPU中最主要的部分，是主要的数据处理部件。存储器接口单