闹钟系统的设计gaoqian.docVIP

东 北 石 油 大 学 课 程 设 计 2011年 3 月11日 东北石油大学课程设计任务书 课程 EDA技术课程设计 题目 闹钟系统的设计 专业 姓名 学号主要内容、基本要求、主要参考资料等 主要内容： 设计并制作一个带闹钟功能的24小时计时器。它包括以下几个组成部分： 1、显示屏，由4 个七段数码管组成，用于显示当前时间(时：分)或设置的闹钟时间； 2、数字键，实现‘0’—‘9’的输入，用于输入新的时间或新的闹钟时间； 3、TIME(时间)键，用于确定新的时间设置； 4、ALARM(闹钟)键，用于确定新的闹钟时间设置，或显示已设置的闹钟时间； 5、扬声器，在当前时钟时间与闹钟时间相同时，发出蜂鸣声 基本要求： 1、计时功能：这是本计时器设计的基本功能，每隔一分钟计时一次，并在显示屏上显示当前时间。 2、闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声。 3、设置新的计时器时间：用户用数字键输入新的时间，然后按TIME键确认。在输入过程中，输入数字在显示屏上从右到左依次显示。例如，用户要设置新的时间12：34，则按顺序输入“1”，“2”，“3”，“4”，与之对应，显示屏上依次显示的信息为：“1”，“12”，“123”，“1234。如果用户在输入任意几个数字后较长时间内，例如5 s，没有按任何键，则计时器恢复到正常的计时显示状态。 主要参考资料： [1] 潘松著.EDA技术实用教程(第二版). 北京：科学出版社,2005[2] 康华光主编电子技术基础 模拟部分 北京：高教出版社[3] 阎石主编数字电子技术基础 北京：高教出版社完成期限 指导教师 专业负责人 年 月日 二、设计步骤和调试过程 1、总体设计电路 2、模块设计和相应模块程序 （1）顶层文件： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY clock IS PORT ( CLK12MHZ : IN STD_LOGIC; CLK8HZ : IN STD_LOGIC; SPKOUT : OUT STD_LOGIC; CLK : IN STD_LOGIC; KEY1 : IN STD_LOGIC; KEY2 : IN STD_LOGIC_VECTOR(1 DOWNTO 0); H1,H2,M1,M2,S1,S2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END; ARCHITECTURE one OF clock IS COMPONENT shizhong PORT (clk : in std_logic; md1 : in std_logic; md2 : in std_logic_vector(1 downto 0); clken : out std_logic; h1,h2,m1,m2,s1,s2: out std_logic_vector(3 downto 0)); END COMPONENT; COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC; ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END COMPONENT; COMPONENT ToneTaba PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0); en : in std_logic); END COMPONENT; COMPONENT Speakera PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC ); END COMPONENT;