《数字电子技术基础》第五版课件第六章_时序逻辑电路.ppt

第六章 时序逻辑电路 6.1 概述 一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出 二、时序电路的一般结构形式与功能描述方法 可以用三个方程组来描述： 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 2. Mealy型和Moore型 Mealy型： Moore型： 6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 6.3 若干常用的时序逻辑电路 一、基本寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ②只要求其中每个触发器可置1，置0。 例1： 例：用维-阻触发器结构的74HC175 计数器实现任意进制计数通常有两种办法：反馈归零法和置数法。 序列信号发生器 计数器+译码器→顺序节拍脉冲发生器 例2，计数器+数据选择器→序列脉冲发生器 74LS290逻辑功能表 74LS290构成十进制计数器 74LS290级联电路 74LS290进位输出波形 1、单向移位寄存器 并行输出 4位右移 移位寄存器 时钟方程： 驱动方程： 状态方程： 二、移位寄存器（代码在寄存器中左/右移动） 并行输出 4位左移 移位寄存器 时钟方程： 驱动方程： 状态方程： 单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清 零。 2、双向移位寄存器 M=0时右移 M=1时左移 3、集成双向移位寄存器74LS194 异步清零 同步置数 7.2.3 寄存器的应用 1、环形计数器 结构特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。 工作原理 根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。 能自启动的4位环形计数器 状态图 由74LS194构成的能自启动的4位环形计数器 时序图 2、扭环形计数器 结构特点 状态图 即将FFn-1的输出Qn-1接到FF0的输入端D0。 能自启动的4位扭环形计数器 比较两种环形计数器的状态利用率 ? 移位寄存器（如：74LS194）除了做环型计数器和扭环计数器外，还可以用做： 串—并行数据转换 分频器 “1” QA QB QC QD S1 S0 RD “1” A B C D DSR DSL CP 74LS194 1 2 3 4 5 6 7 8 9 10 CP DSR QA QC QB QD 利用移位寄存器构成分频器应用很普遍。一般采用右移工作方式。并有一定的规律： 若将寄存器的第K位输出求反反馈到第一位输入（如DSR）可构成N=2K的分频器；（偶数） 若将寄存器的第K位和第K－1位输出相与求反再反馈到第一位输入，则可构成N=2K － 1的分频器。（奇数） 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 6.3.2 计数器 4位集成二进制同步加法计数器74LS161 ①RD=0时异步清零。 ②RD=1、LD=0时同步置数。 ③RD=LD=1且T=P=1时，按照4位自然二进制码进行同步二进制计数。 ④RD=LD=1且T·P=0时，计数器状态保持不变。 同步计数器 74161逻辑功能表 1 两片74161级联电路 【例】试用74161归零法实现九进制计数器 归零法九进制计数器实现电路 归零法九进制计数器状态图 归零法九进制计数器时序图 置数法九进制计数器实现电路 置数法九进制计数器状态图 【例】试用74161置数法实现九进制计数器 置数法九进制计数器时序图 置数法九进制计数器另一实现电路 【例】试用两片74161实现24进制计数器。