高速数字调制解调器硬件设计.ppt

高速数字调制解调器硬件设计 学生： 龙文艳 指导教师：乔建良 本课题源自横向合作的科研项目，要求设计、制作一个通用的高速数字调制解调器硬件平台，并对此硬件进行软件编程，实现对多路不同速率、不同格式数据源的组帧、高速数据调制、中频驱动功能，同时实现对中频输入数据的高速解调、分路功能。 本文主要完成上述课题的部分任务：在实验室现有的硬件平台上完成高速调制器的软件编程、调试，并研究高速调制解调器的硬件电路设计。通过平时所掌握硬件设计能力和实际的专业，近几年的大学学习使得我掌握单片机知识，培养扎实了软硬件设计能力，运用所学相关专业知识解决检测与控制领域相关问题 主要参考资料： 1、侯伯亨 顾新 著，VHDL硬件描述语言与数字逻辑电路设计，西安电子科技大学出版社，1997 2、TMS320C2XX高速数字信号处理器原理与应用，北京闻亭科技发展有限公司，1998 3、窦振中，单片机外围器件实用手册－存储器分册，北京航空航天大学出版社，1998 4、《李君凯 丁化成，一种新型的电力系统谐波分析仪采样计算方法，电测与仪表，2000.10 5、《51系列单片机高级实例开发指南（附CD-ROM光盘一张）》李军 等编著??????北京航空航天大学出版社??????2004年06月 常用的数字调制方式有频移键控FSK、最小频移键控MSK、高斯最小频移键控GMSK、正交幅度调制QAM、正交频分复用OFDM和四相相移键控QPSK等,巡航导弹测控实现高精度和快速反应奠定基础，这些信息传输都需要采用高速调制解调技术。 第一章 绪论 1.1 数字调制技术简介 1.2 课题背景 1.3 本文的主要工作 1.4 章节总结 第二章 QDPSK调制解调器原理及方案选择 2.1 QDPSK调制解调原理 2.1.1频移键控FSK 2.1.2最小频移键控MSK 2.1.3高斯最小频移键控GMSK 2.1.4正交频分复用OFDM 2.1.5 差分四相相移键控(QDPSK) 2.2 采用QDPSK调制解调方案的理由 第三章 高速数字调制解调器的硬件设计 3.1 方案选择 3.2 高速数字调制解调器的硬件设计方案 3.3 主要器件的选型及介绍 3.3.1 FPGA器件 3.3.2 D/A转换器 3.3.3 A/D转换器 3.4 本文总结 核心电路图简介： 本系统硬件的主要设计思路是以FPGA为核心，采用CPCI数据接口，可同时完成数据调制解调基带处理及中频调制解调工作。设计的硬件电路框图如图3.2.1所示，高速数字调制解调器的硬件主要由FPGA主处理器及外扩存储器、 数/模转换及中频滤波放大、模/数转换及数字下变频、输入/输出CPCI数据接口、电源和时钟及其他电路等五部分构成。 数据调制 从CPCI接口输入的多路差分数据信号经过差分/单端转换器变成单端信号后进入FPGA，进行数据组帧，然后作QDPSK调制，调制后的基带信号进入高速D/A转换器进行正交调制、数字上变频、D/A变换、中频滤波放大，得到中频调制信号输出，该信号经过上变频器、高功率放大和天线辐射到空间。 数据解调 从天线接收的信号经过低噪声放大、下变频和滤波后进入信号处理板，该板对输入的中频调制信号进行高速A/D采样、数字下变频后，送入FPGA进行正交解调和基带信号处理，最后恢复出各路数据信号，这些数据再经过单端/差分转换，送至CPCI总线。 谢谢各位老师！ * * FPGA 数字 下变频 高速 A/D 中频 接受 信号 输入 FLASH SRAM D/A 变换 中频 调制 信号 输出 时钟 电源 其他外围电路 差分/单端 CPCI-J5 单端/差分 CPCI-J4 CPCI-J3 PCI90554 EEPROM 配置芯片 CPCI-J1