033515_VHDL数字电路设计教程第1讲引言.ppt

VHDL及设计实践 本课程安排： 学时：32学时（课堂教学22学时，上机实验10学时） 课堂教学内容： 第一课、引言 第二课、VHDL代码结构 第三课、数据类型 第四课、运算操作符和属性 第五课、并发代码 第六课、顺序代码 第七课、信号与变量 第八课、状态机 第九课、包集和元件 第十课、函数和过程 第十一课、复习与答疑 教学目的： 了解数字集成电路的结构特点 了解数字集成系统的基本设计方法 掌握VHDL的基本语法和主要编程要点 实验课要求 掌握 Modelsim仿真工具，从简单的电路设计入手，到最后能够设计比较复杂的电子系统，培养设计电路系统的实际动手能力。 实验教学目的： 掌握常用EDA工具的基本使用方法 ，掌握常用数字电路的设计特点。 考核方式 内容：基本概念与基本功能器件的设计编程 方式：平时作业、上机与试卷相结合 平时作业与上机 20% 考试试卷 80% 第一章 引言 VHDL的历史 VHDL的作用 VHDL的语言特点 VHDL与其它硬件描述语言的比较 VHDL设计概述 从VHDL代码到电路的转化 VHDL的历史 VHDL的作用 VHDL的语言特点 VHDL与其它硬件描述语言的比较 VHDL设计简述 从VHDL代码到电路的转化 一位全加器 Modelsim 6.0的使用步骤 打开Modelsim 6.0 新建一个工程，File-new-project; 往project里添加源文件。分为两种：一种是目标代码，另一种是测试代码testbench； 添加一个work库，File-new-library; 编译源文件，Compile-Compile all; 开始仿真，Simulate-star simulation; 选择testbench文件作为top-level文件； 查看波形，Add-wave 单击run图标 调试 testbench的组织 施加激励 Tb代码的基本特点 Tb代码本身不生成具体的电路，仅供仿真之用； 模板固定，记住即可： 其entity中无需定义in/out port，原因：tb代码的输出信号往往是由设计者手工直接提供，而不是由一组tb的输入信号经过功能运算自动生成的； 需使用process语句，因为所提供的测试用例都是时间相关的，是顺序执行的； 由于无需输入信号，因此其process的敏感信号列表为空； 测试用例往往是手工赋值的，且不生成具体电路，因此不需要使用generic语句来设计多种规格的测试用例； 例1：使用元件实例化方法编写的testbench 同步时序电路的testbench中clk的典型写法 ........? process?begin??clk = 0;??wait for 12 ns;??loop???clk = not clk;???wait for 7 ns;??end loop; end process; .......... 注意： 需要将端口信号全部定义为signal； 电路内部的一些连线（信号或变量）的赋值信息不能出现在tb中，否则将导致这些中间信号不能变化； 测试向量或矢量的赋值需要出现在process中，否则就被看做是并发赋值，易造成“线与”现象，导致波形错误。 Wait for语句和after语句的区别： 1、after表示从仿真周期的起点开始，到当前信号值发生变化时的整个时间区间，当该信号需要再次变化时，时间量只能升序。 例： x=1 after 10ns; x=2 after 20ns; x=3 after 30ns; 2、wait for语句表示一个信号值的保持时间长度，时间量的大小不必升序。例： x=1；wait for 10ns; x=2; wait for 5ns; x=5; wait for 2ns; 此外，每个信号被赋新值之后，必须要wait for 一个时间间隔，否则编译器认为该信号值持续时间为0，不能在波形上反映出来。 * * 任课教师：赵宏智 单位：北京交通大学计算机学院 E - mail: hzzhao@ 实验教学内容及要求： 分5次共10学时。 实验一：学习安装、使用MODELSIM 6.0D，并根据testbench PPT中的两个例子，能够仿真出波形； 实验二：（1）用GENERIC语句改写例4.1，设计成通用译码器，要求书写tb代码并仿出波形；（2）课后习题5