四位阵列除法器.doc

沈阳航空航天大学 课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：四位阵列除法器的设计与实现 院（系）：计算机学院 专 业：计算机科学与技术 班 级学 号：2012040101082 姓 名：尹伟和 指导教师：周大海 完成日期：2015年01月16日 目 录 第1章 总体设计方案 2 1.1 设计原理 2 1.2 设计思路 3 1.3 设计环境 3 第2章 详细设计方案 5 2.1 总体方案的设计与实现 5 2.1.1总体方案的逻辑图 5 2.1.2算法流程图 7 2.2 功能模块的设计与实现 7 2.2.1 全加器模块的设计与实现 7 2.2.1 可控加法/减法单元的设计与实现 9 2.2.1 除法阵列模块的设计与实现 11 第3章 编程下载与硬件测试 14 3.1 编程下载 14 3.2 硬件测试及结果分析 14 参考文献 16 附 录 17 第1章 总体设计方案 1.1 设计原理 本次课程的内容为设计并实现一个被除数除数的数据位数为的阵列除法器。 CAS)单元所组成的流水阵列来实现的。图1.1是一个完成X(X=XX2X3X4X5X6)÷Y(Y=Y1Y2Y3)绝对值相除原理图 图1.1中每个方框为一个可控加法(CAS)单元，其逻辑电路图如图1.2所示。当输入控制P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。. 被除数X1~X4顶部一行各CAS的垂直输入端提供；除数Y1~Y4沿方向进入阵列其作用是余数固定而除数右移，类似笔算除法；商Q1Q2Q3Q4阵列每一行左边的CAS的输出Ci+1；余数R4~R8阵列的最下行产生。除应用加减交替法进行，故运算过程中需做X+Y和X-Y操作，而减法用|X|]补+[-|Y|]补实现，因此阵列除法器中必有一些CAS单元用于对应符号的运算如图每行左边的CAS。 图1.1 绝对值相除的 图1.2 可控加法/减法(CAS)单元的逻辑图 1.2 设计思路 4位阵列除法 全加器模块 可控加法/减法 除法 其中可控加法单元是除法的细胞模块，全加器是可控加法单元的组成部分。图图知全加器2个与门2个或门和异或门加法单元有一个和一个全加器组除法阵列可控加法单元组成。阵列除法1.3 设计环境 （一）硬件环境COP2000型计算机组成原理实验仪 COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。 ·XCV200实验板 在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。用FPGA 实验板可设计8 位16 位和32 位模型机。XCV200 相应管脚已经连接好配合FPGA 实验板的PC 调试软件可方便地进行各种实验。 （二）环境Xilinx foundation f3.1设计软件 Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。 ?COP2000仿真软件 COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows下运行。 第2章 详细设计方案 2.1 总体方案的设计与实现 四位阵列除法器采用自上而下的设计方法顶层设计和底层设计均采用原理图设计输入方式。 顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法(CAS)单元构成，是由25个CAS模块组装而成的一个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。 图2.1 阵列除法器顶层文件结构图 图2.1所示的4位阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成，其中X1X2X3X4为被除数，Y1Y2Y3Y4为除数，0.Q1Q2Q3Q4为商，0.000R4R5R6R7R8位余数。其电路原理如图2.2所示。 阵列除法器应用加减交替法进行除法故运算过程中需X+Y和XY操作，用|X|]补+[|Y|]补实现，减法用|X|]补+[-