chapter_31_VHDL语言.ppt

2.IEEE预定义标准逻辑位与矢量 1) 标准逻辑位（Std_Logic） U：Uninitialized X：Forcing Unkown 0： Forcing 0  1：Forcing 1 Z：High Impedance W：Weak Unknown L：Weak 0 H： Weak 1 —：Don’t care  2) 标准逻辑位矢量（ Std_Logic_vector） 为基于Std_Logic类型的数组。 使用Std_Logic和 Std_Logic_Vector时，要调用IEEE库中的 Std_Logic_1164 程序包；就综合而言，能够在数字器件中实现的是“－、0、1、Z”四种状态。 在条件语句中，必须要全面考虑Std_Logic的所有可能取值情况，否则综合器可能会插入不希望的锁存器。 3.1.5 属性 属性提供的是关于信号、类型等的指定特性。 1.信号属性函数’event，属于函数类属性： 若属性对象有事件发生（即信号有变化），则生成布尔值“true”，常用来检查时钟边沿是否有效。 例如：上升沿为 Clock’ EVENT AND Clock=‘1’  2.范围类属性’range： 其生成一个限制性数据对象的范围。 ’range: “0 to n” ； ’reverse_range：“n downto 0” 例如：SIGNAL data_bus:std_logic_vector(15 DOWNTO 0); data_bus ’range=15 downto 0 3.数值类属性用于返回数组、块或一般数据的有关值，如边界、数组长度等信息。 3.1.6 运算符 1. 常见运算符 1)算术运算符(Arithmetic) ：＋， －， *， / ， MOD， REM ，SLL ，SRL ，SLA， SRA ，ROL ，ROR ，**，ABS 2)关系运算符(Relational) ：＝， /＝，， ， =， = 3)逻辑运算符：AND，OR，NAND，NOR，XNOR，NOT，XOR 4)赋值运算符：=，:= 5)关联运算符：= 6)其他运算符：＋(正）,－，（并置，Concatenation） Addition Subtraction Multiplication Division Numeric Equality : Not equal to : /＝，  Greater than : Greater than or equal to : = Less than : Less than or equal to : = Logical OR : Logical AND : 3.2 VHDL基本结构VHDL结构主要包括：1.实体（Entity）：描述所设计的系统的外部接口信号，定义电 路设计中所有的输入和输出端口；2.结构体 (Architecture)：描述系统内部的结构和行为；3.包集合 (Package)：存放各设计模块能共享的数据类型、常数 和子程序等；4.配置 (Configuration)：指定实体所对应的结构体；5.库 (Library)：存放已经编译的实体、结构体、包集合和配置。实体和结构体是不可缺少的。 下面是一个简单的例子: 3.2.1 实体（Entity） 实体描述了设计单元的输入输出接口信号或引脚，是设计实  体经封装后对外的一个通信界面。 ENTITY 实体名 IS [ GENERIC（常数名：数据类型：设定值）] PORT （端口名1：端口方向 端口类型； 端口名2：端口方向 端口类型； .