chapter_4_用Altium设计FPGA.ppt

第四章 用Altium设计FPGA FPGA的设计方法一般采用“Top→down”自顶向下的设计方法。 STEP1: 创建FPGA项目 * 用Altium Designer6.0 设计FPGA可以采用三种方法： VHDL语言设计输入，原理图符号设计输入或者前两者的混合输入。同大多数的FPGA软件设计一样，在进行设计时推荐采用层次化的设计方式：底层设计，上层例化（调用）。在底层用语言或原理图符号设计好各单元文件，并将这些文件生成图表符，上层在原理图的环境中将这些代表各个文件的图表符连接起来，完成设计与测试。 下面以一个Altium Designer6.0 自带的BCD计数器为例来说明。 1.BUFGS.VHD LIBRARY IEEE； USE IEEE.Std_ Logic_1164.ALL； ENTITY BUFGS IS PORT( I:IN Std_Logic; Q:OUT Std_Logic); END BUFGS ; ARCHITECTURE behavior OF BUFGS IS BEGIN Q= I; END ； 2.PARITYC.VHD LIBRARY IEEE； USE IEEE.Std_ Logic_1164.ALL； USE WORK.utility.ALL； ENTITY PARITYC IS PORT( L,U:IN Std_Logic_Vector(3 DOWNTO 0); P:OUT Std_Logic); END PARITYC; ARCHITECTURE PARITY_Arch OF PARITYC IS SIGNAL VTC：Std_Logic_Vector(7 DOWNTO 0)； BEGIN VTC (7 DOWNTO 4) =U VTC (3 DOWNTO 0) =L P= fparity(VTC); END PARITY_Arch; 3.UTILITY.VHD LIBRARY IEEE； USE IEEE.Std_ Logic_1164.ALL； Package UTILITY IS function fparity(vtctp:Std_Logic_Vector) return Std_Logic ; END UTILITY ; LIBRARY IEEE； USE IEEE.Std_ Logic_1164.ALL； Package body UTILITY IS function fparity(vtctp:Std_Logic_Vector) return Std_Logic is; variable respar: Std_Logic; BEGIN respar =0; FOR i IN 0 TO vtctp’length－1 LOOP IF vtctp(i)= ‘1‘ THEN respar:=not respar; END IF; END LOOP; RETURN respar ; END function fparity ; END Package body UTILITY ; 4.BCD.VHD LIBRARY IEEE； USE IEEE.Std_ Logic_1164.ALL； USE IEEE.Std_ Logic_unsigned.ALL； ENTITY BCD IS PORT( CLEAR,CLOCK,ENABLE:IN Std_Logic; RCO:OUT Std_Logic