vhdl加法计数器.docx

6、编写一个4位加法计数器VHDL源程序，要求：复位信号reset低电平清零，变高后在clk上升沿开始工作，输入时钟信号为clk，输出为q。(以十二进制为例)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY counter ISPORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY priorityencoderARCHITECTURE rtl OF counter ISSIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINq=cout;PROCESS(clk,reset)ISBEGINIF(reset=’0’)THENcout= 0000;ELSIF(clk’EVENT AND clk=’1’)THENIF(cout= 1011)THENcout= 0000ELSEcout=cout+’1’;END IF;END IF;END PROCESS;END ARCHITECTURE rtl;4位二进制并行加法器的源程序ADDER4B.VHDLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN：IN STD_LOGIC； --低位进位 A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数 B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数 S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位和 CONT： OUT STD_LOGIC)；END ADDER4B；ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=0 A； --将4位加数矢量扩为5位，为进位提供空间 BB=0 B； --将4位被加数矢量扩为5位，为进位提供空间 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONT=SINT(4)；END ART；8位二进制加法器的源程序ADDER8B.VHDLIBRARY IEEE；USE IEEE_STD.LOGIC_1164.ALL；USE IEEE_STD.LOGIC_UNSIGNED.ALL：ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT：OUT STD_LOGIC)；END ADDER8B；ARCHICTURE ART OF ADDER8B IS COMPONENET ADDER4B --对要调用的元件ADDER4B的界面端口进行定义 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；B：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；S：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；CONT：OUT STD_LOGIC)；END COMPONENT ；SIGNAL CARRY_OUT：STD_LOGIC； --4位加法器的进位标志BEGIN U1：ADDER4B --例化(安装)一个4位二进制加法器U1 PORT MAP(CIN=CIN，A=A(3 DOWNTO 0)，B=B(3 DOWNTO0)， S=S(3 DOWNTO 0)，COUT=CARRY_OUT)；U2：ADDER4B --例化(安装)一个4位二进制加法器U2 PORT MAP(CIN=CARRY_OUT，A=A(7 DOWNTO 4)，B=B(7 DOWNTO 4)， S=S (7 DOWNTO 4)；CONT=CONT)；END ART；六进制计数器的源程序CNT6.VHD(十进制计数器的源程序CNT10.VHD与此类似)LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.S