锁相环寄存器设置.pdf

锁相环 锁相环1 第一节锁相环说明1 1.1 锁相环简介1 1.2 xs128 锁相环结构图1 1.3 xs128 内部OSCCLK·PLLCLK·VOCCLK·BUSCLK 四种种时钟2 第二节锁相环相关寄存器3 2.1 时钟选择寄存器 CLKSEL 3 2.2 PLL 控制寄存器3 2.3 倍频寄存器 SYNR 在PLLSEL=1 时不能写入4 2.4 分频寄存器 REFDV 在PLLSEL=1 时不能写入4 2.5 POSTDIV 寄存器 在PLLSEL=1 时不能写入4 2.6 时钟状态寄存器CRGFLG 4 第三节锁相环设置实例5 3.1 锁相环设置步骤5 3.2 锁相环设置实例程序5 第一节锁相环说明 1.1 锁相环简介 MCU 的支撑电路一般需要外部时钟来给MCU 提供时钟信号，而外部时钟的频率可能偏低， 为了使系统更加快速运行，需要提升系统所需要的时钟频率。这就得用到锁相环了。 例如 MCU 用的外部晶振是 16M 的无源晶振，则可以通过锁相环 PLL 把系统时钟倍频到 24M ，从而给系统提供更高的时钟信号，提高程序的运行速度。 51 单片机，AVR 单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。而XS128 内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提 供，当然，还有由 XS128 内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时， 内部时钟电路就起作用了，也就是自时钟模式）。 1.2 xs128 锁相环结构图 1.3 xs128 内部OSCCLK ·PLLCLK ·VOCCLK ·BUSCLK 四种种 时钟 OSCCLK: 系统时钟，就是外部物理晶振提供的时钟。 PLLCLK: 锁相环时钟，系统时钟经过锁相环频率合成后的时钟。 锁相环时钟由SYNR ·REFDV ·POSTDIV 三个个寄存器设置。 SYNR 和REFDV 两个寄存器专用于VOCCLK 的频率计算，计算公式是： VOCCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) POSTDIV 寄存器用于PLLCLK 频率的计算，计算公式是： PLLCLK=VOCCLK/ （2*VOCCLK ） BUSCLK: 总线时钟，程序运行的时钟,总线时钟频率越高，程序运行的速度也越快。 当不使用锁相环时：BUSCLK= OSCCLK/2 当使用锁相环时：BUSCLK= PLLCLK/2 第二节锁相环相关寄存器 2.1 时钟选择寄存器 CLKSEL PLLSEL 锁相环使能位 PLLSEL=0 时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2 （OSCCLK 为外部晶 振频率）。CLKSEL_PLLSEL=1 时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK 为锁相环倍频后的频率） PSTP 停止模式下晶振停止位 1= 在停止模式下晶振工作 0= 在停止模式下晶振不工作 PLLWAI 等待模式下PLL 停止位 1= 在进入等待模式之前系统将PLLSEL 置0，在等待模式总PLLON 位保持置 1 的状态且PLL 停止， 以降低功耗，离开等待模式后，可设置PLLSEL 位，以便PLL 继续工作 0= 在等待模式下，PLL 继续工作。 RTIWAI 等待模式下PTI 停止位 1=在等待模式下，RTI 停止并给RTI 的分频器清零 0=在等待模式下，RTI 继续工作 COPWAI 等待模式下COP 停止位 1=在等待模式下，COP 停止并给COP 的分频器清零 0=在等待模式下，COP 继续工作 2.2 PLL 控制寄存器 CME ：时钟监控器使能位 1= 允许时钟监测 0= 禁止失踪监测 PLLON: PLL 开关位 1= PLL 打开 0= PLL 关闭 2.3 倍频寄存器 SYNR