[信息与通信]第3章 TMS320C54x数字信号处理器硬件结构.ppt

第2章 TMS320C54x数字信号处理器硬件结构 2.1 TMS320C54x的特点和硬件组成框图 2.2 TMS320C54x的总线结构 2.3 TMS320C54x的存储器分配 2.4 中央处理单元（CPU） 2.5 TMS320C54x片内外设简介 2.6 硬件复位操作 2.7 TMS320VC5402引脚及说明 2.1 TMS320C54x的特点和硬件组成框图 TMS320C54x的主要特性如下所示： CPU 先进的多总线结构。 40位算术逻辑运算单元（ALU）。 17位×17位并行乘法器与40位专用加法器相连。 比较、选择、存储单元（CSSU）。 指数编码器可以在单个周期内计算40位累加器中数值的指数。 双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。 存储器 64 K字程序存储器、64 K字数据存储器以及64 K字I/O空间。 在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。 指令系统 单指令重复和块指令重复操作。 块存储器传送指令。 32位长操作数指令。 同时读入两个或3个操作数的指令。 并行存储和并行加载的算术指令。 条件存储指令。 从中断快速返回指令。 在片外围电路（如图2-1所示） 软件可编程等待状态发生器。 可编程分区转换逻辑电路。 带有内部振荡器。 外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。 数据总线具有总线保持器特性。 可编程定时器。并行主机接口（HPl）。 电源 可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。 可以控制关断CLKOUT输出信号。 在片仿真接口 具有符合IEEEll49.1标准的在片仿真接口（JTAG）。 速度 单周期定点指令的执行时间为25/20/15/12.5/10-ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)。 2.2 TMS320C54x的总线结构 TMS320C54x DSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。 采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。 程序总线（PB）传送从程序存储器来的指令代码和立即数。 三组数据总线（CB，DB和EB）连接各种元器件，如CPU、数据地址产生逻辑、程序地址产生逻辑，片内外设和数据存储器。CB和DB总线传送从数据存储器读出的操作数。EB总线传送写入到存储器中的数据。 四组数据地址总线（PAB，CAB，DAB和EAB）传送执行指令所需要的地址。 2.3 TMS320C54x的存储器分配 2.3.1 存储器空间 2.3.2 程序存储器 2.3.3 数据存储器 2.3.4 I/O存储器 2.3.1 存储器空间 TMS320C54x存储器由3个独立的可选择空间组成：程序空间、数据空间和I/O空间。 程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。 2.3.2 程序存储器 通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。 器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而，复位后这些向量可以被重新映象在程序存储器空间任何128字页的开始。这样，可以把向量表移出引导ROM，并重新配置其地址。 2.3.3 数据存储器 通过对处理器方式状态寄存器PMST的DROM位的设置，将片内ROM配置在数据存储器空间（DROM=1），这样，可以用指令将片内ROM作为数据存储器中的数据ROM来读取。复位时，DROM位被清0。 64K字的数据存储器空间包括数据存储器映象寄存器，0000H～001FH是常用的CPU寄存器地址，0020H～005FH是片内外设寄存器的地址。表2-1 2.3.4 I/O存储器 除程序存储器空间和数据存储器空间外，C54x系列器件还提供了I/O存储器空间，利用I/O空间可以扩展外部存储器。 I/O存储器空间为64K字（0000h～FFFFh），有两条指令PORTR和PORTW可以对I/O存储器空间操作，读写时序与程序存储器空间和数据存储器空间有很大不同。 2.4 中央处理单元（CPU） CPU的基本组成如下： CPU状态和控制寄存器 40位算术逻辑单元（ALU） 40位累加器A和B 桶形移位寄存器 乘法器/加法器单元 比较、选择和存储