有限状态机设计与LPM应用_EDA技术实用教程.ppt

接上页 SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); --设定内部节点作为地址计数器 BEGIN PROCESS(CLK ) --LPM_ROM地址发生器进程 BEGIN IF CLKEVENT AND CLK = 1 THEN Q1=Q1+1; END IF;--Q1作为地址发生器计数器 END PROCESS; u1 : SINDATA PORT MAP(address=Q1, q = DOUT,inclock=CLK);--例化 END; 7.6.5 编辑定制LPM_FIFO模块 图7-28 选择FIFO数据位宽为8，深度为512 7.6 LPM模块的VHDL文本方式调用 7.6.5 编辑定制LPM_FIFO模块 7.6 LPM模块的VHDL文本方式调用 图7-29 7-19 fifo端口设置 7.6.5 编辑定制LPM_FIFO模块 7.6 LPM模块的VHDL文本方式调用 图7-30 选择Area优化方式和EAB构建 7.6.5 编辑定制LPM_FIFO模块 7.6 LPM模块的VHDL文本方式调用 图7-31单击“Finish”后完成fifo2.vhd的定制 7.6.6 LPM_FIFO定制文件的仿真测试 【例7-15】 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY fifo2 IS PORT(data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); --输入数据 wrreq : IN STD_LOGIC ; --写入请求 rdreq : IN STD_LOGIC ; --读出请求 clock : IN STD_LOGIC ; --工作时钟 aclr : IN STD_LOGIC ; --异步清0 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0); --数据输出 full : OUT STD_LOGIC ); --溢出标志 END fifo2; ARCHITECTURE SYN OF fifo2 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL sub_wire1 : STD_LOGIC ; 接上页 COMPONENT lpm_fifo --调用LPM_FIFO声明 GENERIC (lpm_width :NATURAL; --类属 数据宽度 自然数数据类型 lpm_numwords :NATURAL; --类属 数据深度 自然数数据类型 lpm_widthu :NATURAL; --类属 地址宽度 自然数数据类型 lpm_showahead :STRING; --类属 数据读出方式 字符串数据类型 lpm_hint : STRING ); --类属 优化方式 字符串数据类型 PORT ( rdreq : IN STD_LOGIC ; aclr : IN STD_LOGIC ; clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0); wrreq : IN STD_LOGIC ; data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); full : OUT STD_LOGIC ); END COMPONENT; BEGIN 接上