[信息与通信]EDACN论坛设计交流版帖子汇总2004.pdf

EDACN论坛设计交流版帖子汇总（2） 注：以下内容源自EDACN论坛设计交流版，囊括了该版2004年大部分帖子中的精华内容， 其中包含了很多有丰富设计经验EDACN设计交流版汇总 （2）.doc的EDA大牛的观点，相信大 家能从其中得到不少启发。但由于精力有限，无法对其中的所有观点均进行验证，如果对 其中的部分内容有异议欢迎到EDACN论坛提出。另外最初做这个汇总的目的是个人学习使 用，所摘录的内容是本人认为在对一个问题的讨论中最有启发的观点，如果想了解一个问 题的完整讨论过程可以从附带的链接中找到原帖子。版权归EDACN论坛所有，严禁拷贝！ 转 载请联系 bbs@ by yangfeng 1 作仿真时的RAM模型都是怎么得到的？ 问题：如果一个项目中用到了外部RAM，仿真测试时就需要有RAM的模型文件。 但很多时候用不同的RAM，那这个模型文件怎么得到呀？难道要对照着datasheet 自己写模型吗，这样子太费力了吧？或者直接用最简单的模型，但里面又不包含 具体器件的延迟时间等信息，仿真时不能准确的反应真实情况吧。请问大家都是 如何解决这个问题的？ 回答：公司网站上都会有各种仿真模型的，像Samsung的网站上就有一些； 2 通过配置给IO口添加上拉或下拉电阻： 问题： xilinx的fpga上电后reg变量的数值为0，那wire型呢？ always@(posedge clk or negedge reset) begin if(!reset) a=0; else a=b; end 其中b为dsp通过数据总线置的数值，如果此时不给b赋值，那么a保持为0吗？ 回答：ISE下user contraints中的assign package pins中，每个io的 terminate属性下面就可以设置在fpga的io上增加内部下拉电阻，这样当外部输 1 入的b无驱动时，a采样b后的值还是0。 3 连线资源的问题 问题：今天看spantan3的资料，里面说有五种连线资源，第一种当然是全局 时钟，后面依次是：Long lines，Hex lines，Double lines，Direct lines， 而我在fpga editor中看到的连线资源是local lines，long lines，pin wires， switch box，没有看到上述几种资源呀，另外综合器（Synplify Pro 7.3.1）是 怎样选择利用这几种连线资源。 回答：综合工具不会选择连线资源，但是综合工具可以选择是否使用快速进 位链，同样的代码，用快速进位链实现肯定比用组合逻辑的与门啥的要快很多。 一般来说没法选择Long lines，Hex lines，Double lines，Direct lines这些 资源，这都是由软件工具根据信号的延时要求，扇出数等自动判断实现的。但是 个别情况也可以控制，比如说从一些特殊的管脚输入可以利用Hex lines资源， 实现一些局部时钟的特性。说实在的，布线资源的差别很大，不是一两句话可以 说清楚的，可以简单的说，各种布线资源的延时，驱动能力是有差别的，软件会 自动根据信号的扇出以及时延要求选择合适的布线资源，但是一般来说，没有办 法手工干预每条线究竟占用什么资源的，虽然FPGA Editor当中可以手工布线， 但是一般都是作一些修改或者优化的时候才会用到，毕竟这里边比画一个PCB还 是复杂很多的。如果还想了解更多信息，要去找一些关于xilinx器件硬件架构的 培训资料来看了。 4 读异步FIFO居然把FIFO的FULL读成了不定态？ 问题：用ISE5.2,异步FIFO是IP CORE,版本5.0前仿真没有问题!后仿真时,读 了2个数后,FIFO的FULL,ALMOSTFULL都出现不定态!是用modelsim仿真的,中间发 现很多毛刺，读写状态用了很简单的计数器控制的。 回答：如果你的异步FIFO的读写频率差别非常大的时候就会有