[电脑基础知识]第三章存储系统.ppt

第４章 存 储 器 4.1 概 述 4.2 主存储器 存储系统 3.2主存储器的基本结构和操作 3.2.1 SRAM存储器的基本存储元(DRAM) 下图为MOS六管静态存储元电路图: 第三章 存储系统 2 SRAM存储器的组成 2 SRAM存储器的组成 第三章 存储系统 3.2.1 主存储器的组成 2.地址译码驱动电路 (1)地址译码器:把CPU给定的地址编码翻译成能驱动指定存储单元的控制信息. 2 SRAM存储器的组成 2 SRAM存储器的组成 3.3 半导体存储器芯片3.3.1静态RAM芯片(SRAM)举例(2114芯片) (1)外部引脚功能:采用18脚封装,如下图示: 3.2.2 DRAM存储器　 3.2.2 DRAM存储器　 2 单管动态存储器元 3.3.2动态RAM芯片(DRAM) 1.单管MOS动态存储单元电路 定义:当电容C上充电到高电平,存入 信息为1;当电容C放电到低电平,存入信息为0. 写入：字选择线为“1”，T1管导通，写入信息由位线(数据线)存入电容C中； 　读出：字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息 4 DRAM的刷新 刷新的原因： 单管动态RAM是破坏性读出 电容器电容泄露 刷新方法：采用“读出”方式 单管动态RAM刷新过程：选行→读出→重写 刷新周期:整个存储器全部刷新一遍所允许的最大时间间隔 3.2.1 半导体存储器芯片 3.2.1 主存储器组织 讨论如何用存储芯片组成一个实际的存储器. 当容量较小时,如几十KB以内,多选用SRAM;当容量较大时,如1MB以上时,多选用DRAM;如果主存中有固化区,就需要ROM芯片.此外,还需考虑构成的主存如何与CPU相连接. 例4.2 奇数32KB，偶数32KB。16根线是为了满足按字访问。ROM 只有译码输出Y4（此时Y5,Y6不可能有效）才按字访问（不分奇偶）。Y4有效，代表A16高（选择ROM而非RAM），BHE低，A0低，这就是题目给的按字访问条件。Y5有效代表A16高，BHE低，A0高，所以选择ROM奇体。Y6有效代表A16高，BHE高，A0低，选择ROM偶体。RAM同理。 只有译码输出Y0（此时Y1,Y2不可能有效）才按字访问（不分奇偶）。 Y1有效代表A16低，BHE低，A0高，所以选择RAM奇体。Y2有效代表A16低，BHE高，A0低，选择RAM偶体。 按奇字节访问总量为32KB,偶为32KB，共64KB。（跳跃访问）按字则为32K字。（提给16根=16bit）。 1) 8K×8bit的CMOSRAM芯片 现以6264(或6164)芯片为例，说明其引线功能。该芯片的引脚图如图5.1所示。 (1) 引线功能 6264(6164)有28条引出线，它们包括： A0～A12为13条地址信号线。 D0～D7为8条双向数据线。 CS2为两条片选信号的引线。 为输出允许信号。 是写允许信号。 译码方式 全地址译码 部分地址译码 全地址译码 用全部的高位地址信号作为译码信号，使 得存储器芯片的每一个单元都占据一个唯 一的内存地址。 全地址译码例 6264芯片全地址译码例 该6264芯片的地址范围 = F0000H~F1FFFH 全地址译码例 若已知某SRAM 6264芯片在内存中的地址为： 3E000H～3FFFFH 试画出将该芯片连接到系统的译码电路。 全地址译码例 设计步骤： 写出地址范围的二进制表示； 确定各高位地址状态； 设计译码器。 全地址译码例 存储器芯片与系统连接例 由题知地址范围： 0 0 1 1 1 0 0 0 … … … 0 0 0 1 1 1 0 0 1 … … … 1 应用举例 部分地址译码 用部分高位地址信号（而不是全部）作为译码 信号，使得被选中得存储器芯片占有几组不同 的地址范围。 下例使用高5位地址作为译码信号，从而使被 选中芯片的每个单元都占有两个地址，即这两 个地址都指向同一个单元。 部分地址译码例 两组地址： F0000H ——